频率计设计方法

频率计设计方法

1.基本工作原理频率计是实验室常用仪器,用其测量外输入信号的频率.首先有准确的频率源，用它产生的频率信号经过分频电路后得到标准时间等于一秒的闸门信号，并在闸门信号的后沿由锁存清零控制器产生锁存信号使锁存器锁存数据、产生清零脉冲使计数器清零，以便下一次重新开始计数。被测频率信号在闸门开启的一秒钟内可以通过闸门电路进入BCD码计数器进行计数，当闸门信号的后沿到来时计数器停止计数，同时在锁存信号的控制下将计数结果锁存在锁存器中，被锁存的数据经译码驱动电路译码后驱动数码显示电路。2电路分析与设计（1）晶体振荡器和分频器用内含非门电路的集成芯片4060外加石英晶体的方法构成晶体振荡器，4060是16脚双列直插式CMOS集成电路，内含6级反向器、一级施密特反向器和14级串行2分频电路，其中Q4~Q10和Q12~Q14共10个引脚有输出端。最大分频比是1/16384。11脚是时钟输入端（Clock-in），12脚是复位端（Reset），这两个信号与各级分频输出之间的关系见表6.6.1。表6.6.14060真值表Clock-inResetOutput上升沿0不变下降沿0计数分频×1全0选用32.768MHz晶体，经4060芯片的14级二分频之后，在第三脚只能得到2Hz频率信号，要想得到宽度为1秒的闸门信号，还需要两极二分频器，所以在4060的Q14输出端（第三脚）又串入一只双4位二进制计数器4520。4520的R端为高电平时各个输出端均复位为0，R端为底电平时，有两种可以让计数器计数的方法：一是EN端保持高电平时CLK输入端每输入一个脉冲的上升沿，计数器均可加1。二是当CLK保持底电平时EN端每输入一个脉冲的下降沿，计数器可加1。所以按图6.6.3的接线方法，从4520的Q1输出端的信号就是再经过四分频的正负半周均为1秒的方波信号。其中脉宽为1秒的正信号就是闸门信号（Gate）。U2A也可以选用BCD码计数器4518，为了保证Q1输出端分频逻辑的正确性，须将4518接成4分频电路，4518芯片的R、EN、和CLK三脚的控制逻辑与4520完全一样，所以要改成4分频电路，须按图6.6.4的方式接线。（2）锁存清零控制器锁存信号是用来锁存1秒闸门时间内计数结果的，所以应在闸门脉冲结束后产生锁存信号。清零信号是用来对计数器清零的，必须在锁存信号之后到来。这一电路可用十进制循环计数器4017来完成。4017是16脚双列直插式CMOS集成电路，有两个控制端，即复位端RST（15脚）和使能端（13脚）；一个时钟输入端CLK（14脚）；一个进位输出端CO（12脚）和十个循环输出端Q0~Q9。当RST为高时，除Q0输出“1”外，所有输出端均为“0”，当RST和均为低时，它对CLK端输入的时钟脉冲上升沿进行循环计数，Q0~Q9依次循环输出高电平。根据这一特点可以设计出锁存清零控制器电路。来自4520的Q1端的闸门信号是正逻辑信号，闸门开启期间为高电平，这时4017的Q1端为“0”，计数器可以正常计数。闸门信号结束后级数停止，4017开始工作，来自4060的Q13端的脉冲重复频率比闸门信号低8倍，第二个脉冲上升沿使4017的Q1变高，将计数器中的数据锁存在锁存器中。第三个脉冲上升沿使4017的Q2变回低电平，Q1变成高电平，锁存器中的数据不变，但计数器被清零。第三个脉冲上升沿使Q0和Q1均变低，锁存器中的数据仍然不变，计数器保持“0”状态，但由于这时的闸门信号仍然是低电平，所以计数器并不计数。到第八个脉冲结束时，4017只循环到Q7为高电平，还没有轮到Q0第二次变高，第二个闸门脉冲就开始了，计数器重新开始计数。在计数器计数期间，由于锁存信号始终为低电平，锁存器中的数据仍然是前一次锁存的结果，一直保持到计数结束，锁存脉冲到来，锁存器中的数据才被更新。（3）限幅整形电路频率计的输入信号是各种各样的，既可能有正弦波、矩形波和三角波，也可能有各种周期的、非周期的脉冲波和奇异波。无论什么波形，要计数准确，起码的条件是信号的信噪比必须足够大。输入级阻抗要足够高，而且当信号幅度很高时输入级电路不能被烧毁。因此在信号输入端应有一级高阻输入低噪声前置放大器和限幅器，并且应有一级整形电路，把各种输入信号变成比较规范的矩形波。本电路属于原理型简易试验电路，可不考虑前置放大器，仅考虑限幅和整形电路，故可选用图6.6.6所示电路。内带施密特电路的74LS14将限幅后的信号变成方波并反相后输出。（4）BCD码计数器计数器由BCD码“0000”计数到“1001”时代表十进制从“0”计数到“9”，向高位进位发生在“9+1=10”的时候，也就是BCD码“1001”向“0000”跳变，Q3由高变低的时候，故高位计数器要用低位计数器Q3的下降沿作为进位脉冲。为了满足这一要求，个位、十位和百位的进位信号都从本级的Q3接到高位的EN端，并将各计数器的CLK端接地，用清零脉冲控制复位端（R）。构成4级十进制计数器电路如图6.6.7所示。该电路个位计数器输入信号和控制信号的接法也应满足这样的逻辑，这是因为输入信号在整形电路中经过了反相，为保证计数的准确性，应该用输入信号的下降沿触发计数，故应从EN端接入输入信号，同时将闸门信号用74LS14反相后接入最低位十进制计数器的CLK端。

4518和4520的真值表CLKENR输出上升沿10+10下降沿0+1下降沿×0不变×上升沿0不变上升沿00不变1下降沿0不变××1Q0~Q3为0图6.6.7四位BCD码计数器电路图6.6.7四位BCD码计数器电路(5).锁存器数据锁存器一般选用74LS373。该芯片为具有三态输出的八D透明锁存器，输出端（Q0~Q7）可直接与总线相连。当三态允许控制端为低电平时，Q0~Q7为正常逻辑状态。当为高电平时，Q0~Q7呈高阻态，既不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。当锁存允许端LE为高电平时，Q随数据D而变。当LE为低电平时，Q被锁存在已建立的数据电平。74系列集成电路的电源额定值为+5±0.5V。超过5.5V会烧毁器件，低于4.5V不能正常工作。在进行实验时必须当心。74LS373为20脚双列直插集成电路，20脚接+5V，10脚接地，其余引脚定义见图6.6.8。其真值表见表6.6.3。图6.6.8八D透明锁存器74LS373的用法表6.6.374LS373真值表输入输出LEDQLHHHLHLLLL×锁存H××高阻(6)译码驱动器用于驱动共阳极型数码管显示器的译码驱动电路常用74LS247，它是双列直插16引脚集成电路，16脚接VCC，8脚接地，其余引脚的定义如图6.6.9所示。真值表见表6.6.4。74LS247为集电极开路输出的BCD-7段译码/驱动器。输出端a~g为低电平有效，能带动24mA的灌电流（电流从输出端流入）负载，可直接驱动指示灯或共阳极数码管。图6.6.974LS247引脚定义

74LS247真值表见讲义.注：H——高电平；L——低电平；×——任意；O——截止态（Off）。当要求对十进制数0~15进行译码驱动输出时，（消隐输入）应为高电平或开路。当要求对十进制数0进行译码驱动输出时，还要求（脉冲消隐输入）应为高电平或开路。当（消隐输入）为低电平