数电实验之计数器

PAGE2PAGE3计数器一 实验目的掌握中规模集成计数器的逻辑功能及使用方法。学习运用集成电路芯片计数器构成N位十进制计数器的方法。二 实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。根据计数的增减趋势分，又分为加法、减法和可逆计数器。另外，还有可预置数和可编程功能的计数器等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。74192功能见表19.1中。输入输出注CRCPUCPDD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+11XXXXXXX00XXd3d2d1d001↑1XXXX011↑XXXX0111XXXX0000d3d2d1d0加法计数减法计数保持异步清零异步置数表19.1*表中符号和引脚符号的对应关系：CR=CLR—清零端；=LOAD—置数端（装载端）CPU=UP—加计数脉冲输入端CPD=DOWN—减计数脉冲输入端 ——非同步进位输出端（低电平有效） ——非同步借位输出端（低电平有效）D3D2D1D0=DCBA—计数器数据输入端QDQCQBQA—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。注：将第一片74LS192的输出QDQCQBQA接到实验箱中显示译码器的输入端D、C、B、A；其它按下图连接即可验证电路的正确性。图19.1三实验器件数字实验箱集成电路芯片74LS160×2；74LS192×2；74LS00；74LS163×2集成电路引脚如图19.2所示图19.2四 实验内容测试74LS163计数器的逻辑功能。74LS163为二进制4位并行输出的计数器，它有并行装载输入和同步清零输入端。74LS163的技术参数：电源电压VCC=+5V；应用、测试温度范围0—74℃；输入时钟频率25MHz；时钟脉冲宽度25ns；清零时钟脉冲宽度20ns。74LS163功能见表19.2：输入输出ENPENTCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1RCOXXX↑XXXX11XX↑d3d2d1d01111↑XXXX110XXXXXX11X0XXXXX0000d3d2d1d0计数保持保持00表19.21、根据功能表依次验证74LS163的逻辑功能。2、改变这个二进制计数器为十进制计数器，连接线如下图，即用一个与非门，其两个输入取自QA和QD，输出接清零端CLR。当第九个脉冲结束时，QA和QD都为“1”信号输出，则与非门输出为低电平“0”加到CLR端，但因CLR为同步清零端，此时虽已建立清零信号，并不执行清零，只有第十个时钟脉冲到来后74LS163才被清零，这就是同步的意义所在。并验证你搭的电路如图19.3是否如同一个模10计数器。图19.33、用两个74LS163连接成一个两位十进制计数器如图19.4。图19.4因为在级联同步计数器时，可用低位的计数器的进位端（RCO）加到高位计数器的片选端（ENT或ENP）来完成。因此，如果K级有一个进位输出时，表明它计数计到了最大值。下一级，即K+1级应该被启动，下一个时钟应使K+1级增加1同时K级复位为0，进位输出被清零，电路如图19.4。测试74LS192同步十进制可逆计数器的逻辑功能。计数脉冲由单次脉冲源提供，清零端CLR、置数端LOAD、数据输入端A、B、C、D分别接逻辑开关，输出端QDQCQBQA接实验箱中的一个七段显示器件的译码器输入端A、B、C、D，CO和BO接0—1指示器插口，按74LS192的功能表逐项测试并判断该集成电路的逻辑功能。1、清零令CR=1，其它输入为任意状态，这时QDQCQBQA=0000，译码数字显示为0。清零后令CLR=0。2、置数CLR=0，DOWN和UP为任意态，数据输入端输入任意一组二进制数，令LOAD=0，观察计数译码显示输出，预置的功能是否正确，即输出显示是否为输入的一组二进制数。若是，则置LOAD=1。3、加计数令CLR=0，LOAD=DOWN=1，UP接单次脉冲源，清零后送入10个脉冲，观察输出状态变化是否发生在UP（CPU）的上升沿。4、减计数令CLR=0，LOAD=UP=1，DOWN（CPD）接单次脉冲源，清零后送入10个脉冲，观察输出状态变化是否为减计数并是否发生在DOWN脉冲的上升沿。测试74LS160计数器的逻辑功能。74LS160功能表：（与74LS161的功能表相同，所不同的仅在于74LS160是十进制而74LS161是十六进制计数器）。CLKCLRLOADENPENT工作状态X0XXX置零