计算机行业产业互联网专题-工业篇11：EDA · 数字IC设计研究框架

产业互联网专题—工业篇11·数字IC设计：研究框架中信证券研究部计算机组杨泽原丁奇马庆刘2核心结论：数字IC设计覆盖CPU/GPU逻辑芯片、FPGA/ASIC微处理器芯片等领域，需要EDA工具链支撑其全流程设计。数字IC领域的EDA需求或占EDA工具的半壁江山，国内市场以海外巨头Synopsys等占据主流，国产头部EDA厂商正从逻辑仿真、逻辑综合、物理验证等领域加速向数字EDA全流程拓展，全流程产业化能力已具雏形。看好国产EDA长期发展机遇，建议关注华大九天、广立微、概伦电子。EDA·数字IC设计：追求芯片设计的速度、规模与功耗等，应用于CPU、GPU等多个细分领域计方法较低，对EDA工具依赖度较高，EDA工具性能的优劣和平台能力直接决定了数字IC设计的速度、规模、功耗等指标。领域的基础设计流程具有较高相似性，但各类芯片自身的特性决定了设计方法在部分环节的设置与>设计特点：数字IC设计中各环节关联紧密程度和人机交互频繁程度较全定制方法偏低，通过将RTL代码自动综合生成门电路、以及自动布局布线实现超大规模IC的设计。我们认为在数字IC设计中，全流程EDA解决方案具有一定优势，但强大的单点EDA工具同样能够通过差异化竞逐市场蛋糕，设计经验的积淀、算法的持续迭代下游需求：数字类EDA工具或占EDA市场半壁江山，3D封装、AI和云计算等将持续带来新需求加之存储芯片部分工具亦采用数字类EDA，数字IC设计EDA>发展方向：下游芯片行业新兴技术不断演进，3D封装等技术对设计工具提出新要求，Omdia预测，2024年全球Chiplet的市场规模将达到进行产品创新，技术升级有望推动EDA工具的进一步革新。产品对比：数字类EDA领域Synopsys整体领先，国产化率较低，国内龙头全流程形态已具雏形，替代能力加速突破。也有数字EDA产品布局，但其营收规模与三家龙头厂商仍逻辑综合工具DesignCompiler、动态仿真工具VCS、STA工具PrimeTime、形式验证工具Formality、布局布线平台ICC2、原型验证工具投资建议：EDA国产化渐入深水区，数字IC设计EDA全流程能力持续完善，国产力量正加速崛起具加速自研打造数字EDA全流程平台。同时，国内EDA龙头对产品算法持续创新，有望实现部分工具对全球EDA龙头的追赶和超越。2）数字IC设计EDA点工具产品种类诸多，涉及技术门类广阔，外延并购是海外巨头发展壮大的必由之路。我们认为，国内龙头构建其全流程及核心工具竞争力是基础，亦有望持续通过并购扩展EDA能力圈。同时，加强产业链上下游合作以持续地，同时我们建议关注部分场景具备技术优势的细分领域龙头，建议关4报告亮点与创新之处梳理了数字EDA工具对应的流程、场景，认为此类EDA工具在CPU/FPGA等领域存在较强的下游需求和应用空间。数字电路EDA设计方法的特点所在。从设计方法学角度，EDA工具可分为全定制设计方法与半定制设计方法两大类别。全定制设计方法学EDA工具可覆盖模拟、射频、存储、面板等多种场景，半定制设计方法学主要覆盖数字电路等场景。>我们的价值：梳理了数字EDA工具对应的流程、场景、需求，帮助市场理解数字EDA全流程以及各个点工具的特点；梳理了数字IC设计的方法学，半定制设计方法学运用了预定义的单元库、门阵列、功能模块进行设计，适用于电路规模较大的数字IC设计；对数字IC设计EDA下游市场进行梳理分类，认为其在CPU/FPGA等领域存在较强的需求和应用空间。归纳了数字IC设计EDA的工具框架，重要环节包括逻辑综合、仿真验证、布局布线等，认为需在这些重要品类上具备竞争力，同时具备全流程能力，方可形成数字IC设计EDA工具的整体竞争力。>我们的价值：归纳了数字EDA工具链的主要环节，包括逻辑仿真、逻及地位，梳理了各环节点工具的评判指标，总结了重点环节国内公司的参与情况及与海外龙头的差距，同时推演出各环节产品的成长逻辑。综上我们认为，需要从多个环节的工具来关注EDA公司的产品力，综合来评判数字IC设计EDA工具的整体竞争力。CONTENTS一．数字IC设计概述：涉及环节众多，验证环节成本占比较高二．下游需求：覆盖市场规模近超两千亿，国产化空间广阔一、EDA·数字IC设计1.2流程：覆盖芯片设计前后端，追求精度、效率与功耗1.3特点：解决方案拥有优势，设计经验的积淀驱动能力提升数字设计包括前端和后端，涵盖RTL设计、仿真验证、逻辑综合、版图设计、签核等核心流程，涉及的核心工具20余款。>1）前端：RTL设计是数字芯片电路设计的起点，逻辑综合是将RTL代码转变为门级网表。>2）后端：版图设计实现从门级网表到版图信息的转换；签核（物理验证）进行流片前的最终检查。根据要求制定根据要求制定芯片规格利用测试电路利用测试电路进行测试设计方案具体设计方案具体实现架构形成形成RTL代码，描述硬件语言划分单元模块划分单元模块CTSCTS信号时钟布线验证逻辑设计验证逻辑设计的正确性布置信号线布置信号线让让HDL形成门级网表netlist数学方式验证一致性数学方式验证一致性利用测试电路进行测试对保持时间、建立时间验证噪声、衍生等问题噪声、衍生等问题的验证检查时序问题检查时序问题电气检查电气检查规则检查7RTL代码编写：用硬件描述语言，如VHDL/VerilogVerilog,对电路以寄存器之间的传输为基础进行描述ImplementaphysicallayoutRTL代码编写：用硬件描述语言，如VHDL/VerilogVerilog,对电路以寄存器之间的传输为基础进行描述Implementaphysicallayoutofthedesignbyassemblingthepre-definedlayoutsofallcomponents.功能仿真：通常是有DV工程师来完成这部分工作，逻辑综合：将电路的行为级描述，特别是RTL级描述转化成STA：静态时序分析statictiming，也就是Afteraphysicallayoutofthedesign,thefunctionalverificationandtimingverificationmustbedoneineachprocedure.Allthephysicaleffectsthatthemanufacturingprocessaddstothedesignaremodeled.数字设计：采用半定制设计方法以适应超大规模电路设计。>设计方法：主流设计方法包括全定制设计（Full-Custom）和半定制设计（Semi-Custom）两类。全定制设计从原理到设计到版图设计、测试设计都需要人工完成大多数工作，适用于模拟/数模混合、射频、存储、面板等领域。半定制设计方法运用预定义的单元库、门阵列、功能模块进行设计，适用于电路规模较大的ArchitectureSpec：架构工程师进行架构设Arch/AlgorithmEmulation：算法工程师进行8前端后端ASIC前端后端ASICTimingSignoff9RTL（RegisterTransferLevel，寄存器传输级）是逻辑设计的主流方式，数字电路设计的起点环节。>特点：通过描述寄存器到寄存器之间的逻辑功能描述电路的HDL层次，但不涉及寄存器和组合逻辑的设计细节，例如使用了多少逻辑门，逻辑门之间的连接拓扑结构等。RTL级是比门级更高的抽象层次，因此使用RTL级语言描述硬件电路一般比门级描述更加简单高效。>流程：设计前需确定芯片工艺、制定Spec，设计重点包括时钟域、时序逻辑、组合逻辑，设计后需进行代码规则检验。>语言：VHDL（美国国防部开发）、Verilog（由Gateway创立，后被Cadence收购）是电子领域的通用硬件描述性语言。RTL设计工具主要包括coding和debug两个环节，其中coding工具市场较为分散。），1.2.2流程2—验证：几乎贯穿芯片验证定义：通过仿真、时序分析、上板调试等手段检验设计正确性的过程，贯穿了设计的每个阶段。>在FPGA/IC开发流程中，验证主要包括功能验证和时序验证两个部分。功能验证可划分为前端仿真和后端仿真，前端主要为了检测功能逻辑的缺陷，后端是为了检测物理电路由延迟导致采样失败所产生的功能缺陷。验证成本快速增长：验证成本的增长速度远高于设计成本。>根据西门子数据，包括工程师、软件、硬件在内的验证资源将占到整个前端设计的70%，而设计本身只占30%，未来验证在整个集成电路行业当中的占比会越来越高。验证工程师与设计工程师的数量大概在2~3:1。工程师人数（单项目平均）8642020102012设计验证1.2.2流程2—验证：几乎贯穿芯片设计全周期，方式和种类繁多设计验证验证流程与设计流程相交织，贯穿芯片设计的全周期，根据RTL设计和物理设计两个阶段可分为前端验证和后端验证。>前端验证包括软件仿真、硬件仿真、原型验证、形式验证等环节；后端验证包括形式验证时序分析、门级仿真、功耗电压降分析、物理 ），1.2.2流程2—验证：软件+硬件多种验证方式应对不同验证场景验证方法：验证种类日趋丰富，包括功能验证（逻辑仿真）、形式验证、原型验证等。验证方式分为动态验证和静态验证，形式验证是静态验证主要方式。>验证层次：模块级验证，子系统级验证和系统级验证，不同层次采用不同验证方法。>硬件验证比例提升：在前期RTL代码验证阶段，倾向于采用硬件仿真加速模式；当设计成熟度达到80%以上，软件团队开始介入时，就会将设计迁移到原型验证平台，直至最终流片。），1.2.2流程2—逻辑仿真：判断RTL代码能否实现设计功能逻辑仿真属于动态验证，指完成RTL设计后，通过软件仿真来验证电路设计的功能行为，判断RTL代码设计的功能正确性，不考虑电路内部逻辑与互连的延时，又叫前仿真。系统层次的验证无法通过功能仿真实现。主要指标是功能覆盖率。）；有可能的情况scenarios与状态states；无法验证是否存在软件上的问题；缺逻辑仿真历经三代发展，并行仿真技术成为当前主流。>第一代商用仿真技术出现于上世纪80年代后期，以Verilog－XL和RapidSim等解释代码仿真器为代表，相关产品运行速度极为缓慢，但可以满足当时小型设计的需求。第二代仿真技术出现于90年代中期，以编译代码仿真器为代表，在运行仿真之前将源代码转化为机器代码，以此满足逐渐变大的设计规模对速度和容量的要求。随着设计规模持续增大，仿真需求持续提高，多核并行的第三代仿真技术出现，考虑到前两代仿真技术都各自发展了20年左右，多核并行仿真技术或将成为未来20年的1.2.2流程2—形式验证：判断综合前后电路的等价性形式验证（FormalVerification）为静态验证方法，一般在逻辑综合后进行形式验证，从功能上对综合后的网表进行验证。形式验证可以通过数学方法遍历状态空间，进而证明设计行为符合属性描述。>等价检查（EquivalenceCheck）：用来保证两个电路的行为是等价的，检查不同抽象级的电路是否一致。以功能验证后的HDL设计为参考，对比综合后的网表功能，检验是否在功能上存在等价性，保证综合后没有改变原HDL描述的功能。>属性检查：电路行为通过验证语言来描述其属性，随后通过静态方式证明在所有状态空间都满足该条件，否则举出反例形式验证工具：Synopsys的Formality，Cadence的Conformal。 •能够对设计整体进行静态验证，较为稳定可靠，迅速，静态验证的一种，等价检验为主，不可仿真DUT（被测器），1.2.2流程2—硬件验证：实现中大规模芯片软硬件协同验证FPGA原型验证速度更快，比较适合一些耗时较多的场景，而Emulator在易用性方面大大增强。）：因为在FPGA内部可以生成真实电路，并且可以对接真实的硬件子卡，较仿真使用的软件模型更贴合实际，因此可以发现更多隐蔽的bug。•特点：1）硬件结构上，多颗FPGA互联的引入要求结构上比单板形式的F无法支持多片的FPGA分割，需要配套专业的FPGA原型分割相关软件工具。优点是速度快，缺点是调试不方便，•流程：将ASIC代码转换成FPGA代码->编译与对设计拆分->综合->布局布线->从FPGA上下载比特流文件b•特点：1）支持超大规模（10亿门级以上）的设计容量；2）全自动化的软件设置实现流程，基本无需修改硬件连接配置；3）灵活多样的全系统仿真调试能力。用户无需花费大量的时间去考虑如何设计、如何分割、如何布局布•能对全芯片进行和芯片时序行为一致的硬件仿真，包括全芯片信号的提取，对全芯片的功能、性能、功耗进行系统级的验证与调试。一套Emulator的体积大约从一个冰柜到一台大双开门冰箱，而大型Emulator的重型验证系统中大型设计的自动化原型实现从千万门到十亿门级别（中型芯片项目或大型项目的一部分功能验证大型项目经常需要以月计的时间投入，仅有少数产高硬件仿真器更大且复杂的SoC完整设计软硬件协同验证和整个系统超大容量，支持数十亿到百亿门以上的设计规模（尽可能仿真实际的软件上配备专门的布局布线算法，因此大项目的编译时间比原型验证基于FPGA的仿真器：1MHz-ASCI流程基本自动化，低无法支持高速的物理定义：属于时序验证。采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大和最小路径延时的分析，找出违背时序约束的错误。>特点：1）由于不需要仿真，静态时序仿真的分析和运行时间远远短于对RTL和门级的仿真验证。2）由于只检查触发器的时序，不做整个电路的功能验证，因而不需要产生测试向量对电路所有的功能点进行验证。目前静态时序分析已经越来越多地被用到数字集成电路设>环节：几乎存在于后端的每一个节点中。从逻辑综合开始，扫描链插入到布局到时钟树综合再到布线阶段都需要做一次静态时序分析，以保证这个阶段的建立时间和保持时间是收敛的，进而确认每个阶段的结果是正确的，进而交给下一个阶段。因此STA工具也是最重要静态时不需要输入向量就能穷尽所有的路径；运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果静态时序分析只能对同步电路进行分析，而不能对异步电路进行时序动态时比较精确，而且同静态时序相比较，分析速度较慢；需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径，着规模增大，所需要的向量数量以指数增长，且），），1.2.3流程3—逻辑综合+DFT：HDL代码转变为逻辑综合（LogicSynthesis）是将描述RTL级电路的HDL/VHDL代码转换为门级网表的过程，其目的是决定电路门级结构，寻求时序与面积的平衡，寻求功耗与时序的平衡，增强电路的测试性。一般逻辑综合的过程为转译（Translation）+优化（Optimization）+映射（Mapping）。>转译：读入电路的RTL级表述，并翻译为相应的功能块及其之间的拓扑结构。>优化：根据所施加的时序和面积约束，按照一定算法对转移结果进行逻辑重组和优化，推断出满足设计指标要求的门级>映射：将门级网表映射到晶圆厂给定的工艺库上，从目标工艺库中搜索符合条件的单元，构成该工艺库对应的门级网表。 ），），可测性设计DFT（DesignForTest）是指通过插入硬件逻辑进行芯片测试的设计环节。其主流技术包括边界扫描、内建自测试以及自动测试向量生成三种方向。扫描链（ScanChain）针对时序电路，测试寄存器（Flip-Flop）和组合逻辑。通过在IC的输入输出引脚处放置边界扫描单元（BoundaryScanCell），测试芯片中存储资源（ROM/RAM在芯片设计中加入一些额外自测试电路，通过从外部施加控制信号运行内建的自测试软硬件检查电路的缺陷与故障测试向量是基于扫描链，根据算法推算出应该加载到扫描链上的激励序列和期望序列。测试中的侧视图形向量由程序自动生成，测试向量按顺序加载到IC输入1.2.4流程4—版图设计：物理实现是门级网表到版图信息的转换过程版图设计是数字后端设计的开始，指借助编辑器确定芯片的几何参数以及不同模块与输入、输出端口的具体位置，将芯片从抽象的原理图转化为具体的版图，使用自动布局布线EDA工具APR（AutoPlacing&Routing）。>是决定芯片是否能够流片的首要前提。包括消除布线拥塞(congestion)、优化时序（timing）、减小耦合效应（coupling）、消除串扰（crosstalk）、降低功耗、保证信号完整性（signalintegrity）、预防DFM问题和提高良品率等布线的优化工作。>超大规模集成电路多层布线采用自动布线方法，对EDA工具中所采用的布线算法和优化的方法的依赖度较高。 包括布线后的优化，主要是调用包括布线后的优化，主要是调用PR工具的算法对design中的net进行自动布线，并在布线后继续优化timing,area和power等。对设计中所有的单元进行信号线的连接。保证满足时序要求。同时会对绕线过程中的DRC进行修复工作。最重要的就是能否绕通，也就是是否能够将绕线后的DRC/short降至最低甚至CTS阶段(ClockTreeSynthesis)主生成，在满足时钟drv约束的前提以主要内容是根据floorplan和place的结果合理构建时钟树，并对有timing插入buf，优化逻辑等等操作。旨在在设计初期，基于当前宏观floorplan进行一个宏观的规划，包括像模块大小的规划，Macro的摆放，电地power走线的规划。出pin的规划。decap的摆放，endcap的摆放，welltap的摆放等等）， 件工程更改命令ECO（EngineeringChangeOrder）：布线完成后已经基本确定芯片的物理实现，但仍需要由设计人员根据静态时序分析和后仿真中所暴露出来的问题，对电路和标准单元布局进行小范围调整。目的是保持原设计布局布线结果基本不变的前提下修复芯片时序、DRC、DRV以及功耗等的剩余违例，最终达到芯片的签核标准。>LogicECO是对网表的逻辑功能的修改。在芯片设计的后期阶段，前端工程师可能会因为发先设计上的某些bug而需要对电路做修改，而此时的schedule已经不允许重新综合，因此会选择在PR的网表上进行逻辑修改，一般情况是会增加一些逻辑或者将某些逻辑的net重新连接。>PhysicalECO主要是针对PR工具无法完全自动修正的问题进行手动修正。一般包括TimingECO、DRCFIX等。），>版图设计过程的纰漏可能会导致版图布局与原理图>版图设计过程的纰漏可能会导致版图布局与原理图之间存在差异。为了使版图能够按设计预期运行，必须保证版图设计与原理图设计的一致性；>LVS通过从版图中获取网进行比较，检查器件、参数、电路连接是否存在不匹配，以及是否有短路、开路等情况的发生。>随着制造工艺不断进步，版图密度持续提高，线路的寄生效应不再是一个可以被忽略的因素，若不对其进行处理，寄生效应可能会产生信号延迟、噪音以及压降等各方面的影>PEX通过提取电路中的寄寄生参数对芯片的影响，签核signoff是指将设计数据交给芯片制造厂商生产之前，对设计数据进行复检，确认设计数据达到交付标准的过程。>物理验证是Signoff最重要的环节之一，指对芯片制造过程中可能出现的物理效应进行仿真，并对设计规则进行检验。>物理验证主要涉及的环节包括DRC、LVS以及PEX等。设计师通过检查版图是否符合Foundry厂商的工艺规则，是否与便可以交由Foundry厂商进行流片。signoff——drvcheck最大传输时间检查和最大电容检查——SI电源完整性分析关注芯片是否满足工艺设计规则，物理设计与逻辑网表的关注最终输出的逻辑网表与最初输入的逻辑网表之间的一CLPsignoff关注在低功耗设计中引入的特殊单元，电源域划分及组成>芯片的版图设计需要符合Foundry厂商提供的工艺规则，以保证其性能的稳>DRC被用于检查版图设计结果是否符合其对应的工艺规则。设计师用EDA验证工具检查版图文件的几何参数（如间距、宽度等），并标记其不符合工艺规则要求的情况。并提高版图的准确度。并提高版图的准确度。功能设计与逻辑设计功能设计与逻辑设计FunctionDesignandLogicDesignTimingClosureTop-level/CombinedVerify（Analysis）），数字设计各环节相对模拟芯片设计耦合性较弱，国产厂商以点工具切入市场并逐步拓展全流程。>数字芯片设计是一个离散的过程，各个环节之间相对独立；>模拟芯片设计是一个连续的过程，设计、仿真等环节之间存在重叠，可能出现模块的生成、布局与走线在同一阶段完成的情况。数字设计自动化程度较高，使用粘性更弱，国产替代有望加速推进。>在前端环节，数字设计用硬件语言定义芯片的功能逻辑，产出RTL，通过逻辑综合工具自动生成门级网表；全定制设计从MOS管开始，搭建整个模拟电路；均需要一定的人机交互去完成逻辑设计或原理图设计。>在后端环节，数字部分基本实现了全自动化操作，模拟部分需要更多的人机交互去完成版图设计等操作。ASICASIC数字电路覆盖的半导体市场规模近4000亿美元，占比超八成。根据WSTS数据，2021年微处理器芯片市场规模是791亿美元，逻辑芯片市场规模为1数字EDA工具存在广阔下游市场空间。我们判断数字EDA工具占比EDA工具比例近半壁江山，其重要性不言而喻。0 201420152016），2.1.1逻辑芯片CPU和GPU：技术生态高壁垒，下游CPU和GPU为逻辑芯片中的主要类别，合并规模达600亿美元>CPU：根据ICInsights数据，2021年全球微处理器市场规模达到1029亿美元，预计2022年达到1104亿美元。其中：2021年，全球计算机CPU市场占微处理器市场比重为35%，全球市场规模为350亿美元，预计2022年将达到386亿美元。Intel、AMD双巨头主导X86处理器市场，2021年分别占据72%、28%市场份额。>GPU：根据华经产业研究院数据，2020年GPU全球市场规模为254亿美元，预计2025年市场规模超千亿美元。NVIDIA占据79%的份额，之后是AMD，占20%的份额，剩余的1%是英特尔。20202021E2022E2023E0“两大”NPU“两大”NPU含光FPGA和ASIC芯片两者市场规模合计200亿美元，市场格局均较为集中，主要被海外半导体厂商占据。>FPGA：2021年全球销售额68.6亿美元，其中Top4占比96%，英特尔（Xilinx）+AMD（Altera）占比超80%；>ASIC：2018年全球产值148.7亿美元，全球市场总体比较分散，包括Xilinx等国际大厂和比特大陆、嘉楠等国内厂商。全球FPGA芯片市场规模（亿美元）YoY20162017201820192020§XILINX§XILINX“两小”TPUTPU寒武纪谷歌寒武纪昇腾昇腾百度华为百度语音芯片语音芯片阿里启英泰伦阿里VPUVPU英特尔云燧云燧燧原………意法半导体,2.1.3意法半导体,MPU和MCU芯片两者市场规模合计四百亿美元，市场格局均较为集中，份额主要被海外半导体厂商占据。>MPU：根据ICInsights数据，2021年全球微处理器市场规模达到1029亿美元，预计2026年市场规模达到1333亿美元，CAGR约为5.3%。当前全球MPU市场多被英特尔、苹果和高通等美系厂商占据。中国厂商如紫光展锐与华为海思已逐步走进国际视野，在21年ICInsight竞争格局中分别位列第八、九位，未来份额有待进一步提升；>MCU：根据集微咨询数据，2022年全球MCU市场规模预计达211.8亿美元，增速为6.15%，长期看AIoT是MCU市场的主要增量。欧美及日韩系厂商在全球MCU市场占据绝对优势，尤其在汽车/车规级与工控领域的中高端产品线。其他,英特尔,50.90%微芯,微芯,英飞凌,2.1.4微处理器SoC/DSP：合计近千亿美元市场规模，未来料持续增长SoC和DSP芯片两者市场规模合计千亿美元，市场格局均较为集中，份额主要被海外半导体厂商占据。>SoC：根据Marketresearchfuture预测，全球SoC市场规模将从2017年的1318亿美元增长到2023年的2072亿美元。国内SoC芯片产品覆盖广泛，中低端成熟制程SoC已在智能家居领域实现初步国产化布局；高端先进制程仅麒麟SoC和国际主流移动处理器的差距最小，但受美国限制无法自主生产；>DSP：根据Marketinsight数据，2021年全球DSP芯片市场销售额达到36亿美元，预计2028年将达到57亿美元，年复合增长率（CAGR）为6.8%。全球市场多被模拟芯片巨头TI、ADI、恩智浦等占据，其中TI占据近50%的市场份额。中国代表厂商有中电14所、38所、湖南进芯电子等。20202020年全球DSP市场梯队2.2.1技术方向1：3D封装使芯片结构更为复杂随着芯片对性能、尺寸以及功耗的要求逐渐提高，先进封装技术不断发展，3D封装技术成为主要趋势之一。>概念：3D封装即在硅片层面进行封装，将“小芯片”Chiplet组装成“大芯片”，从而实现大芯片的性能。相比普通封装工艺在有限尺寸与功耗下实现了更好的性能表现。接；2）额外的系统级验证，3D封装芯片要有跨芯片/Chiplet的分析验证。3D封装这一新场景或将对全定制EDA工具提出新的能力要求，在工艺适配、设计方法学创新等方面或将会有对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相较于测试完整芯片难度更大，尤其是当测试某些并不具备独立功能的Chiplet对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相较于测试完整芯片难度更大，尤其是当测试某些并不具备独立功能的Chiplet时，测试程序更Chiplet设计制造需要EDA软件从全方位进行支持，另外各个Chiplet的管理和调用需要业界统一的标准。后摩尔时代，Chiplet技术被视为摩尔定律放缓之后，中国半导体企业弯道超车的机会。>芯粒（Chiplet）是指具有特定功能且带有标准互连接口的裸芯片。芯粒的集成方式是一种平衡计算性能与成本，提高设计灵活度，且提升IP核模块经济性和复用性的新技术，被视为后摩尔时代支撑半导体产业持续发展的重要基础之一。华为被美国制裁、先进芯片受制之后，Chiplet备受市场关注。据Omdia报告，到2024年，Chiplet的市场规模将达到58亿美元，2035年则超过570亿美元，Chiplet的全球市>2022年3月，台积电、英特尔、微软等10家芯片厂商成立了通用芯粒高速互连（UCIe）联盟，共同推广UCIe技术标准。芯粒技术对半导体IP核的质量、芯片设计能力都有一定的要求，所以具有芯片设计能力的IP核企业也将成为芯粒的重要供应商Chiplet的设计制造需要EDA软件从架构到实现再到物理设计全方位进行支持，另外各个Chiplet的管理和调用也需要业界统一的标准。目前，Chiplet技术缺乏相关的EDA工具链，以及完整且可持续性的生态系统。目前台积电拥有目前台积电拥有CoWoS/InFO、英特尔拥有EMIB、Fovores3D等，Chiplet使用的先进封装多种多样。UCIe1.0标准没有涵盖用于在小芯片之间提供物理虽然无需再去设计复杂的大芯片，但是将SoC分解Chiplet化，并将其整合到一个2.5D/3D封装当中，会带来系统复杂度的大幅提升，在系统设计方面存），2.2.2技术方向2：AI与云计算等技术赋能EDA革新上述技术趋势为EDA行业创造了更高的产品要求，在AI、云计算等技术的赋能下，全定制设计EDA工具的性能或将有进一步突破。>AI技术：将在EDA领域扮演更重要的角色。芯片复杂度的提升以及设计效率需求的提高要求人工智能技术赋能EDA工具的升级，辅助提升芯片设计效率。>云计算：在EDA领域的应用日趋深入。随着EDA厂商产品体系与组织架构日益复杂，企业规模逐渐扩大，业务上云能够有效避免芯片设计企业因流程管理、计算资源不足带来的内耗成本，保障研发生产效率。3.2产品对比：以逻辑综合、仿真验证、布局布线为核心3.3逻辑综合：DesignCompiler占据市场主体，具备显著先发优势3.5布局布线：ICC2和Innovus引领后端设计平台，算法人才优势将支撑国产化突破3.6IP库产品：两巨头借助强大IP提升客户粘性，国产IP生态未来可期3.1整体格局：三大厂商产品能力位于第一梯队Synopsys、Cadence与Mentor占据行业龙头地位，FPGA等细分领域存在局部领先厂商。>Synopsys：数字芯片设计EDA领域领导者，是逻辑综合等技术开创者，具有综合工具DesignCompiler、动态仿真工具VCS、静态时序分析工具PrimeTime、布局布线平台ICC2等具有市场主导地位的工具系统；>Cadence：传统优势在定制设计领域，经过长期迭代创新，在数字设计领域也具有Innovus物理实现平台、Xcelium动态仿真器和Protium/Palladium软硬件系统验证平台等领先的工具系统；>MentorGraphics：物理验证能力领先，在各关键环节具有特色产品，但整体市占率相对较小，已被西门子收购。部分厂商在细分领域拥有相对较高的技术壁垒，包括PLD领域的Xilinx、Altera、Lattice等，PCB领域的Altium等。§XILINXcadenceCadence与Synopsys营收规模相当。2021财年，Synopsys与Cadence营收分别为42.04亿美元与29.88亿美元，若剔除IP核等业务，两者营收分别为23.53亿美元/26.00亿美元；ANSYS为射频领域龙头厂商，亦具备数字IC前后端设计工具，但营收规模与Cadence/Synopsys仍有差距。2021年，ANSYS营收为19.07亿美元。功能时序仿真验证功能时序仿真验证数字EDA工具覆盖逻辑综合、后端布局布线、仿真验证等主要环节，是体现EDA公司核心竞争力的三大重要方向。>仿真验证工具贯穿了数字IC设计的全过程，主要涉及功能验证和时序验证，功能验证包括动态仿真工具、形式验证工具、硬件仿真加速和原型验证工具系统等三类，时序验证主要为静态时序分析STA工具，从时序和功能两个维度验证电路能否正确实现其功实现了将RTL代码自动生成门电路，提升了电路设计的的硬件仿真加速/原型验证AprisaAprisa仿真验证工具贯穿了数字IC设计的全过程，从时序和功能两个维度验证电路能否正确实现其TempusSignoffSTAVoltusSignoffPowerQuantusSignoffExtractionPegasusDRC,LVS,DFMPegasusTempusSignoffSTAVoltusSignoffPowerQuantusSignoffExtractionPegasusDRC,LVS,DFMPegasusDRC,LVS,DFMRTL设计逻辑综合版图设计签核RTLArchitectRTLArchitectTestTestFusionRTL分析+综合DesignCompilerNXT逻辑综合TestMAXDFTICICCompilerIIFusionComplierFusionComplierFormality/ECOFormality/ECOPrimePowerPrimePowerValidatorValidatorPrimeECOPrimeECOPrimeShieldPrimeShieldRHRHFusionPrimeTimePrimeTimeStarRCStarRC……StratusStratusSynthesisGenusGenus逻辑综合ModusDFTRTLPowerRTLPowerJoulesJoulesInnovusInnovus在数字前端市场，各大厂商逻辑综合工具主要为Synopsys的DesignCompiler、Mentor的Oasys-RTL和Cadence的Genus。其中，DesignCompiler占据主导地位。综合工具的研发。如今，全球几乎所有的芯片供应商、IP供应商和库供应商都支持DesignCompiler，据Dataquest统计，DesignCompiler已成为目前90%以上ASIC设计人员广泛使用>持续研发创新，保持产品优势。如在升级版DesignCompilerGraphical中加入物用库信息和约束条件，生成带有布局信息的门级设计结果，进一步提高综合与布局布线结果的一致性，不仅可以更精准地估算连线延时，上一代产品将时序和动态功耗的结果质量提升5%4.改进的多线程技术可在8个核上取得更好的扩展2.周转时间快达5倍，线性可扩展性超过1000万个实例3.单元级、块级和芯片级综合之间的迭代次数至少5.数据路径面积减少多达20%，而不会对性能产生2.OasysRTL在更高级别集成了3.OasysRTL获得专利的“PlaceFirs实现综合阶段前的RTL“探索”功进行假设分析，为综合阶段提供质实现综合阶段前的RTL“探索”功进行假设分析，为综合阶段提供质比速度提高了5-10倍。带有智能工作负载分区的云就绪分布式处理，并且支持5nm及以下规综合和布局之间的时序和面积的correlation减小到5%以内，将布局速度提高至传统解决方案的1.5倍；优化后端工序，将布局后时序速度提高了5%。DesignCompiler（DC）系列产品是Synopsys的逻辑综合工具，采用各类创新技术，实现了高效率、高性能的RTL综合能力。DCCompilerDCCompiler系列产品功能与性能特推出逻辑综合工具BuildGates推出逻辑综合工具BuildGatesGenus是Cadence打造的大规模并行RTL和物理综合工具，用户包括德州仪器、ImgTec等。>三级并行架构释放性能：1）将综合周转时间缩短多达5倍，并可线性扩展超过1000万个实例。2）物理感知上下文生成功能将单元级和芯片级综合之间的迭代减少2倍以上，将RTL设计效率提高多达10倍；3）新的全局、分析、架构级优化引擎可以将数据路径面积减少多Cadence依托两次并购不断发展逻辑综合技术能力，于2015年推出全新的Genus逻辑综合工具，目前已具有较强竞争力。推出推出Genus逻辑综合工具3.3逻辑综合：以华大九天为代表的国内厂商加速突破华大九天实现突破，产品商业化加速布局。2023年上半年，华大九天推出逻辑综合工具ApexSyn，该工具实现了从RTL设计到门级网表的自动综合、扫描链电路插入，以及对设计进行性能、面积和功耗的优化。目前，该工具已在多家客户实现应用落地。ApexSyn的推出补齐了数字设计和实现流程的重要环节，为华大九天完成数字电路设计全流程EDA工具系统的建设推进了重要一环。鸿芯微纳推出板图驱动的逻辑综合工具。鸿芯微纳于2022年12月发布板图驱动的逻辑综合工具RocSyn，实现逻辑综合完整流程，支持时序约束（SDC），低功耗设计，UPF综合，扫描链插入，增量编译等功能。在延时、面积、功耗、即PPA的性能指标上达到国内领先水平。3.4布局布线：两巨头难分伯仲，核心在于算法竞争布局布线是数字EDA系统的核心之一，对设计效率和质量具有重大影响>布局布线在芯片16nm制程后逐渐成为设计里面的最大瓶颈，单个芯片的逻辑设计或者功能设计通常需要一年左右，而后端设计一般在一年至一年半左右，后端设计主要依赖于运行EDA工具。>布局布线工具的重要性主要体现在：1）对设计周期成本具有较大影响，不同工具可差数月之久；2）将直接影响到公司的成本和利润，好的布局布线能够决定芯片的大小，更小的芯片有利于公司利润提升。>技术难点：短时间内实现在物理约束条件下大规模电路布局布线的最优走线，需要强大的EDA算法支持。>随着集成电路制造工艺进入7nm以下，数字芯片中标准单元数量已经达到亿数量级，EDA算法已经成为典型的数据密集型计算的典型代表。且现有布局布线方法大都采用组合优化算法，可接受的计算时间内，不一定能得到局部最优解，甚至有可能得到一个劣解，算法复杂度较高。以上两点导致EDA算法的计算时间非常冗长，以小时计。APR工具自动生属层多达数层，如何从一个点在只能走直布线的障碍并不断做出前行的抉择，穿过层层金属，最终准备到达芯片中的另一个且整体还要满足时序和总线长最小的目养时间较长，使用ICC2的小公司相对更Cadence：后续服务更优，使用Inno养时间较长，使用ICC2的小公司相对更Cadence：后续服务更优，使用Inno两家算法都在不断改进的过程中，测试结在最近的一些比较中，SynopsysICC2的4.基于PrimeTime延迟5.在布线优化进程中集成了PrimeTime产品格局：Synopsys的ICC/ICC2与Cadence的Encounter/Innovus是业界的主流布局布线工具。>Synopsys在布局布线领域具有先发优势。自2014年Synopsys发布ICCompilerII以来，ICC2获得了全球各大厂商的认可，客户包括三星、东芝、ARM、海思、Movidius等。三星于2020年宣布将在其下一代5nm规格的移动SoC设计中使用ICC2，并部署机器学习技术。通过将ICC2与Fusion数字全流程平台的深度集成，实现数字后端设计的赋能。>Cadence推出新一代布局布线工具Innovus，数字后端工具市场竞争加剧。上一代工具中，ICC凭借显著的性能优势，比Encounter拥有更大的客户群；Cadence近年来不断发力布局布线能力，推出新一代产品Innovus，试图与ICC2争夺数字后端市场。Synopsys：Fusion平台通过在自身产品生态内的集成，实现更全面的设计功能；Cadence：相对而言更偏向于循序渐进，1.1.大规模并行架构，用于处理大型设计，支持多核工作站上的多线程功能以及计算机2.基于求解器的全新GigaPlace摆放技术，依据时序、功率和拥塞数据，通过了解对拓扑、引脚连接和颜色的感知，提供最优化的单元摆放、线长、利用3.其他高级节点技术，例如通孔支柱、可感知电源完整性的单元摆放和优化、功耗时钟偏斜、连续拥塞监控，以及用于处理自对准双图案的、经过优化的布线器，以实4.基于机器学习的创新功能贯穿整个实施流程，可为具有挑战性的高性能设计带来最1月，国微控股进一步向鸿芯微纳增1月，国微控股进一步向鸿芯微纳增后改名鸿芯微纳，主营EDA软件研发。鸿芯微均为资深的EDA行业高5月Avatar的布局与绕线解决方案通过了TSMC的7纳米FinFET鸿芯微纳1%的股份（鸿芯微纳年初申请破产,3月AtopTech被公开拍卖，5月中国东方集团成功收购AtopTech，并改名为Avatar，东方集团董事局主席任董事长。Avatar公司拥有EDA领域顶尖的管理布局布线工具经过了三代的演进，第一代以门为中心，第二代以布局为中心，而今发展到第三代以线为中心，因为布线的功率、时效和可制造性已远超逻辑门，以线为中心去开发新一代布局布线工具，我们预计将有可能实现弯道超车。>通过并购的方式，鸿芯微纳基于AtopTech原有技术优势，率先推出国内首个布局布线工具Aguda，并且已经进入国内客户的使用阶段，可以支持40nm~5nm工艺，其技术和产品能力即使在国外市场上也占有一定的地位。>上海立芯科技推出LePlace布局及物理优化工具、LePlan自动化布图规划工具，强化布局布线领域的供应链安全。立，创始团队多为华Apogee布局与绕线工具。客户包括三星、Xilinx等大公司。高峰时年营业额超过Synopsys起诉注：西门子收购美国Avatar公司，深圳鸿芯微纳与美国Avatar并不是分公司关系，更接近于公司拆分，团优化以及AI加速优化标杆工具相当，甚至有5%-10%提升香港科技大学的前端论文（AttackDirectories香港科技大学的前端论文（AttackDirectoriesonARM得最佳论文提名9876543210布局布线依赖算法能力，我国科技行业的发展积累了大量算法人才和研究基础，科研论文及学术竞赛不断取得丰硕成果。>学术竞赛成果斐然：CADContest@ICCAD是集成电路芯片设计与计算机辅助工具研究领域影响范围最广、影响力最大的国际学术竞赛，每年世界各地近200支集成电路领域顶尖研究团队参与。竞赛针对当前EDA所面临的亟需解决的问题，由国际一流集成电路设计公司直接出题，竞赛结果可以直接转化成工业界的解决方案。2022年，来自中国内地和港台的华人团队包揽赛事的所有奖项，尚属历史2017福州大学：朱自然、李兴权，有史以来中国内地首次获得冠军，也是中国大陆在国际权威集成电路设计学术竞赛中首次获得冠军2018福州大学：朱自然、李兴权、黄志鹏2019福州大学：朱自然、李兴权2021华中科技大学获得布线赛题的冠军Synopsys打造的VerificationContinuumPlatform是一套覆盖芯片验证全过程的解决方案。>验证功能：该平台以Verdi系列产品为基础的调试平台，集成了包括仿真、硬件仿真、静态与形式验证、原型设计、虚拟原型设计以及功能安全等验证功能。>其他组件：平台的验证IP功能能够部署业内最新的协议、接口与存储器辅助执行验证，VCAutoTestbench,VCExecutionManager等产品为验证过程提供了自动化的解决方案。统一的调试平台验证工具验证辅助组件调试、规划与覆盖：调试、规划与覆盖：Verdi系列（Verdi,VerdiPower-AwareDebug,VerdiHW/SWDebug,VerdiAdvancedAMSDebug,VerdiProtocolAnalyzer,VerdiPerformanceAnalyzer）,Siloti.仿真仿真VCZ01X虚拟原型设计虚拟原型设计VirtualizerVirtualPrototypingServ静态与形式验证静态与形式验证硬件仿真硬件仿真AMAAMA仿真功能安全功能安全VCZ01X原型设计原型设计FPGAFPGA验证VCSpyGlassVerdi验证验证IP：Memory,AMBA,Ethernet,MIPI.验证自动化：验证自动化：VCAutoTestbench,VCExecutionManagement.VCS系列产品是Synopsys推出的业内具备领先性能的仿真解决方案，在市场上占据主导地位。>产品构成：Synopsys的仿真解决方案以VCS为核心，同时包含VCSXprop、VCSNLP、Certitude、PowerReplay以及Z01X错误仿真等组件。>相比于传统方案，VCS的仿真速度得到了显著优化。VCS配备了细粒度并行技术，并通过采用分区编译、动态重新配置以及动态测试加载等手段，大大缩短了仿真的编译时间。>市场：目前，全球Top20的半导体公司均使用VCS作为主要验证解决方案，2021年后，亚马逊、Almotive等公司也纷纷宣布已部署Synopsys的VCS解决方案，前者将其用于SoC的开发与验证，后者则将其用于自动驾驶相关IP的验证工作。VCSVCS系列产品构成及其对应功能VCSXprop为X态相关模拟仿真和调试提供X态传播支持VCSNLP提供集成的低功耗仿真和规则检查功能PowerReplay早期设计阶段的精确门级功耗分析Certitude提供整体的验证测试集质量评估和调试功能Z01XFaultSimulation模拟汽车设备故障，以实现诊断测试和验证安全机制VCSVCS性能提升方案细粒度并行（Fine-grainedparallelism）充分利用多核和众核X86处理器，使RTL仿真运行速度提升至两倍，门级仿真速度提升至5倍水平。分区编译（PartitionCompile）支持用户仅需编译已更改部分的代码即可完成编译，可以使编译速度提高10倍左右。动态重新配置（DynamicReconfiguration）支持用户仅需编译一次便可运行不同的配置/测试。动态测试加载（DynamicTestLoading，DTL）支持用户在运行时动态加载或切换测试序列，从而减少整体的运行时间。第三代Xcelium仿真平台是Cadence旗下基于产品流片的并行仿真平台，具备运算时间短、应用广泛、操作便捷等特性，成为数字仿真市场中VCS的重要竞争者。>发展历程：Xcelium的加速技术源自2016年收购的Rocketick，将原有仿真平台Incisive的C语言源码与RocketSim的C源码整合起来，重新编写成基于GNUC++的全新的验证平台，替代Incisive验证平台。在二者集成后，RocketSim在Xcelium中绕过了原先Incisive需要PLI接入的问题，进一步提升性能。>特点性能：Xcelium验证性能提升巨大，对于5千万门的可综合SystemVerilogRTL的设计，Xcelium在8核Linux机器上运行比Incisive在单核Linux机器上运行快4倍。而对于4亿门的设计，Xcelium在6核机器上运行要比Incisive快9.3倍。>多核并行计算技术显著缩短SoC面市时间：利用Xcelium可显著缩短执行时间，在寄存器传输级（RTL）仿真可平均提速3倍，门级仿真可提高5倍，DFT仿真可提高10倍，节约项目时间达数周至数月。 Xcelium并行逻辑仿真器特性Synopsys旗下的Formality和Cadence旗下的ConformalLEC是形式化验证中使用最为广泛的标杆产品。>Formality是一款等效性检查(EC)工具，使用形式静态技术来确定某一设计的两个版本之间是否具有等效功能，支持所有DCUltra和DesignCompilerGraphical的优化，因此可提供完全可验证的理想结果质量，同时支持对上电和断电状态、多电压、多电源和门控时钟设计进行验证。>Conformal是Cadence家的一款形式验证驱动的等效、低功耗和ECO解决方案，使用可为用户提供独立的等效性检查解决方案，支持从RTL到P&R的最终网表验证设计，ECO需要采用ConformalECOXL或GXLlicense，被大厂广泛使用。>其他产品：Cadence开发了SEC工具套件JasperGold、Synopsys则研发了SpyGlass工具组件、VCFormal等形式验证工具系列。 模型检查ModelChecking原理证明TheoremProving 逻辑等效性检查Logical（Combinational）EC序列等效性检查SequentialEC SpyGlass是业界一款可靠的RTLSignoff解决方案，提供RTL设计阶段的验证功能。>模块构成：SpyGlass由SpyGlassLint、SpyGlassCDC、SpyGlassRDC、SpyGlassConstraint以及SpyGlassPower五大模块构成。>据美通社报道，2020年，Synopsys将SpyGlass集成至其连续验证平台，形成产品VCSpyGlass，使其内存减少一半的同时，性能提高了约3倍，并使误报概率大大减小。VCFormal由一套组件构成，是一系列完整的形式验证解决方案。>VCFormal能够实现包括属性验证(FPV)、自动提取属性(AEP)、覆盖分析器(FCA)、连接性检查(CC)、时序等效性检查(SEQ)、寄存器验证(FRV)、测试平台分析仪(FTA)、形式导航器(NAV)以及用于验证标准总线协议的一组断言IP(AIP）等一系列功能。 JasperGold产品源自Cadence在2014年收购的JasperDesignAutomation，是形式验证工具市场上占据支配地位的明星产品，在业内具备最佳运行时间和容量。>JasperGold形式验证工具套件包含13个应用，其第三代形式化验证技术具有如下特点：•SmartProof技术将开箱即用的证明速•优化了RTL设计的编译能力，容量提高两倍，内存占用平均减少50%。•全新形式化覆盖技术可以完全在JasperGold平台内执行IPSignoff，支持多引擎>竞品：Synopsys的VCSFormal和Mentor的QuestaFormal等。>用户：高通、德州仪器、博通、Marvell、ADI、英伟达、意法半导体、三星、索尼等。3.5.3硬件仿真：逻辑验证行业保持稳步增长，带动原型验证需求提升原型验证产品属于CAE板块下逻辑验证领域，是CAE板块下价值占比最大的子领域。期未来逻辑验证行业规模将随着全球半导体行业的原型验证工具是逻辑验证领域中的一种常用工具，因其优异的性能，灵活可扩展等特性受到芯片设计公司的广泛青睐、越来越多的应用于软件开发、硬件验证和系统验证中。CPU\GPU等核心数字芯片晶体管数量的持续增加与性能要求的持续提升，原型验证工具的重要性与市场空间将进ICPhysicalDesign&Verificatio864202016201720183.5.3硬件仿真：超大规模电路仿真必备，三巨头均推出旗舰产品硬件仿真和原型验证是目前数字设计中仿真验证的重要手段，能够极大地提升验证效率，实现将软件开发左移。>目前三巨头均推出硬件验证组件及系统方案，其中业界主流的产品是Synopsys推出的HAPS+ZeBu系列，根据CSIA统计，Synopsys原型验证方案约占全球市场份额的82.08%，具有绝对市场优势，国内厂商思尔芯市场份额约8.88%，全球排名第二。Cadence推出的ZeBuZeBuEmpower2021年3月推出，为数十亿门SoC设计的软硬件功耗快速验证提供可操作的功耗分析，实现每天多次迭代。还可利用功耗分布图更早识别针对动态功耗和泄漏功耗的重大改进机会，加速RTL功耗分析和门级功耗签核ZeBuEP12021年5月，突破性技术创新。它可提供10MHz性能，以加速高性能计算(HPC)、5G、GPU、人工智能(AI)和汽车等领域规模高达20亿门级的复杂SoC的硬件和软件验证ZeBuServer-32014年3月推出，构建在经过验证的ZeBuServer架构之上的高性能仿真平台，将性能提高了多达4倍，并使容量提升了3倍，支持最大为30亿门的芯片设计ZeBuServer42018年6月推出，性能是前一代解决方案的两倍，可支持190亿门SoC设计，能够实现SoC验证和软件研发，对机房的空间需求减少了一半，同时功耗降低了5倍PalladiumPalladiumZ2/ProtiumX2企业级原型验证系统2021年4月推出系统动力双剑(dynamicduo)，双系统无缝集成统一的编译器和外设接口。一代系统基于下一代硬件仿真核心处理器和XilinxFPGA，模块化编译技术也被突破性地应用，使得100亿门的SoC编译可以在一天内完成。PalladiumZ12015年推出，业内第一个数据中心级硬件仿真加速器，凭借企业级的可靠性和可扩展性，最多能同时处理2304个并行作业，容量可扩展到92亿门PalladiumXPII验证计算平台2013年，PalladiumXPII作为PalladiumXP仿真系统的更新产品面世，最多可以将验证性能再提高50%，更将其业界领先的容量扩展至23亿门IncisivePalladiumIII加速器/仿真器2006年推出，支持最多32位用户同时运作，单工作站每小时编译能力可达3000万门，并且其容量的调整范围可以从每个域/用户180万门到整个系统2.56亿门VeloceVeloce硬件辅助验证系统系列产品2021年4月发布，包括用于虚拟平台/软件激活验证的VeloceHYCON;具备可扩展至150亿门电路的总处理容量的硬件仿真器VeloceStrato+;适用于企业和桌面的多功能原型验证系统VelocePrimo/VeloceProFPGA。VeloceStrato硬件加速仿真平台2017年推出，在硬件加速仿真发展路线上具有战略性里程，完全加载时容量可达2.5BG，总吞吐量提高了5倍，可见性时间加快了10倍，编译时间加快了3倍，以及协同模型带宽提高了3倍。VeloceApps2016年3月推出，用于Veloce硬件仿真平台。新型VeloceApps包括VeloceDeterministicICE、VeloceDFT和VeloceFastPath，可以解决复杂SoC和系统设计中的关键系统级验证难题Veloce22013年，在新的Veloce2产品中增加了VirtuaLAB虚拟实验室、TestBench加速器等新功能，不仅能够对软硬件加速，更可将验证门数拓展至20亿逻辑门。），衡量FPGA原型验证产品竞争力的评价体系主要包括单元支持最大逻辑规模、支持可访问I/O数目、支持可编程时钟、实时控制能力、设计分割自动化能力、与上位机通信支持、调试能力等七大核心指标。随着数字芯片设计复杂度的不断提高，客户设计中的时钟需求也在提升，不仅要求原型验证系统提供随着数字芯片设计的软件开发和测试需求的不断提高，客户需要原型验证系统能够提供简易便捷的实而且分割过程涉及将设计映射到FPGA阵列中，并处理数以万计的信号互连，自动设计随着数字芯片设计开发和验证过程中软硬件协同工作的需求越来越多，用户需要原型验证系统来提供机海量数据交互。而世界主流先进厂商产品单系统的上位机通信速原型验证工具并行多颗FPGA的深度调试能力资料来源：思尔芯招股说明书（申报稿），中信证券ZeBu系列产品是全行业领先的硬件仿真系统。>收购而来，成市场强有力参与者。2012年Synopsys收购仿真工具供应商EVE，得到ZeBu硬件仿真产品线，改善其在硬件仿真市场相对弱势的地位，使得Synopsys具备与Cadence的Palladium硬件-软件验证计算平台一争高低的能力。>架构创新，性能容量领先。ZebuServer4充分利用其独特的快速仿真架构、先进的商用FPGA以及仿真软件的创新，性能比传统硬件仿真解决方案高2倍，容量最高达到190亿门以上。用户可加快编译速度，进行高级调试（包括与Verdi的原生集成）、功耗分析、仿真加速和混合仿真。ZeBuServer4ZeBuServer4Palladium是业界首个数据中心级硬件仿真加速系统，基于Cadence自研CPU开发的平台；Protium是基于赛灵思FPGA的平台。Palladium和Protium使用统一的前端编译系统和流程，便于将设计从Palladium移植到Protium。>在基于ProtiumFPGA的原型中，发现缺陷的速度比仿真快大约5倍，极大提升调试效率。>Cadence硬件仿真加速平台Palladium和基于FPGA的原型验证平台Protium可将原型仿真时间从数月缩短到数天。门级设计时序签核解决方案，门级静态时序分析的标准产品，容量与性能支持提供准确的串扰延迟、噪声和电压压降延迟分析，从而解决90nm及以下规格门级设计时序签核解决方案，门级静态时序分析的标准产品，容量与性能支持提供准确的串扰延迟、噪声和电压压降延迟分析，从而解决90nm及以下规格提供包括时序分析检查、AOCV分析、延迟计算等多种功能。针对时序、DRRC和功耗收复的物理感知ECO指南；提供参数化片上变异（POCV）分析功能。将时序签核范围扩展到5nm及以下的规格，提供具有mo多角（multi-voltageandmulti-corner）优化的新一代片上变异解决方案。Synopsys的PT工具套件和Cadence的Tempus工具是目前业界最广泛使用的STA工具，PT占据绝大部分市场份额。>PrimeTime是Synopsys的“黄金签核框架”signoff解决方案中的拳头产品，PrimeTime静态时序分析工具在时序、信号完整性、功耗和变异感知分析方面具备突出的行业领先优势。>Tempus静态时序签核解决方案是Cadence于2013年发布，是业界首个全分布式大规模并行静态时序分析（STA）工具，具有独特的分布式处理和云功能，可扩展到数百个CPU来快速完成大型设计。Tempus将设计收敛时间缩短三倍，并且已经完全认证至3nm。Innovus平台中嵌入Tempus静态时序分Voltus 做一款中等规模的芯片大致需要十多人的团队一年半以上的开发时间，而现今主流的SoC芯片更是需要一个经验丰富的团队投入3-5年时间开发。因此，一个高效的验证平台使得验证迅做一款中等规模的芯片大致需要十多人的团队一年半以上的开发时间，而现今主流的SoC芯片更是需要一个经验丰富的团队投入3-5年时间开发。因此，一个高效的验证平台使得验证迅先进工艺的芯片设计环节成本及其高昂，从千万美金级到亿美金不等，由于设计缺陷或者工艺缺陷很容易造成芯片变成所谓的“废片”，而如果要重新投片不仅需要高昂的资金成本，更会将芯片上市时间延后至少半年，这些风险对于商业公司来说都是不可接受的。因此，在芯片流片之前通过验证活动发现所有的设计缺陷和错误显当芯片、系统和软件环境融合在一起，无数的“应用模式”都需要从安全角度进行充分的验证。以智能汽车使用的自动驾驶芯片为例，其复杂程度并不低于一架小型飞机，汽车行业要求系统能够准确运行以避免危险情况的发生，并能够实时监测和在RTL实现前就可以完成相关的软件开发验证工作。软件可以解决安全性问题，但软件本身也有安全性问题，因此当完成后件安全性，找出问题并不断解决问题。特别是在用到很情况下，开源会产生数据泄露的问题，所以需要在整个早期就开始介入，并在之后的开发过程中解决这些问题，实现ShiftLeft，加速芯片的开发、降低风险的同时，更缩短了产品面世的时间。国产化数字EDA工具以仿真验证为突破口，加速实现全流程覆盖。>仿真验证类工具主要关系到的是工具的运行效率以及精度，如若能在效率和精度上比肩海外龙头的某些仿真和验证类点工具，就能得到客户的认可和购买。此外，数字前端由于并不与工艺强相关，所以没有生态或芯片代工的限制，更贴近应用端，厂商如何结合芯片设计与应用场景，并通过EDA赋能是前端系统EDA的关键，因此国产数字EDA工具有望加速在前端实现突破。>流程类的EDA工具获客户难度最大，只有满足客户PPA指标要求的流程类工具才有可能实现客户的认可和购买，即流程类EDA工具主要是“可用”与“不可用”的区别，因此相对单点仿真或者验证类工具而言，流程类工具的突破难度更大。对全流程EDA工具而言，客户试用和迭代机会将大大提升全流程EDA工具的“可用性”。国产数字EDA工具以优秀点工具为带动逐步接入下游客户，数字全流程覆盖迎来加速发展。低功耗一直是便携式电子电气设备的关键要求。低功耗一直是便携式电子电气设备的关键要求。在Soc设计中采用门控功耗和门控时钟技术成为使用最广和效率最高的功耗节省方式。门控功耗依靠关闭那些不用的模块节省功耗，而门控时钟则是通过关闭那些不需要激活的模块和寄存器来缩减功耗，因此，开发者透过设置数十个电压域和数千种功耗模式来达到低功耗要求，而验证需要确保在所有功耗模式下电路的行为皆正确，其复杂程度和验证负荷可想而知。华大九天数字电路设计EDA工具全流程雏形已现。作为国内EDA龙头，华大九天持续推出核心工具，加速实现全流程覆盖。目前公司产品包括单元库/存储器/混合信号电路模块特征化提取工具、单元库/IP质量验证工具、逻辑综合工具、时序功耗优化工具、高精度时序仿真分析工具、时钟质量检视与分析工具、版图集成与分析