吕国泰《电子技术》触发器和时序逻辑电路

第七章电子技术1第三节计数器第二节寄存器第一节双稳态触发器第七章触发器和时序逻辑电路第六节数字电路应用举例第四节数/模和模/数变换器第五节555定时器2第一节双稳态触发器一、RS触发器二、JK触发器三、D触发器3触发器——一种具有记忆功能的能够储存一位二值信号的基本单元电路,是构成时序逻辑电路的基本逻辑部件。在对数字信号进行算术运算和逻辑运算过程中，需要暂时保存(记忆)一定的代码(指令、操作数、或控制信号)，需要一种具有记忆功能的逻辑单元。第一节双稳态触发器双稳态触发器——有两个相反的稳定状态,从一个稳定状态转换为另一个稳定状态靠输入信号触发,输入信号消失后,稳定状态能一直保持下去。4第一节双稳态触发器

按逻辑功能不同分为：R-S触发器、D触发器、JK触发器、T和T´触发器。分类：5第一节双稳态触发器数字电路特点：输出只取决于当前的输入组成：门电路，不存在记忆元件特点：输出取决于当前的输入和原来的状态组成：组合电路、记忆元件时序逻辑电路组合逻辑电路6一、RS触发器1.电路组成信号输出端：Q=0、Q=1的状态称0状态。Q=1、Q=0的状态称1状态。第一节双稳态触发器(一)基本R-S触发器由两个与非门交叉耦合而组成。反馈线与非门&GB&GA两输入端SDRDQQ两互补输出端017反馈线与非门

在输入信号作用下，两个稳定状态“0”态和“1”态互相转换，当输入信号消失后，电路状态能保存下来。&GB&GA两输入端SDRDQQ两互补输出端01

一个触发器可存储1位二进制数码第一节双稳态触发器8QQSdRdSR逻辑符号&GB&GASdRdQQ低电平有效第一节双稳态触发器逻辑电路9第一节双稳态触发器0有0出1,全1出0

1

02.工作原理及逻辑关系&GB&GASdRdQQ1001101置0端（复位端）SdRd次态现态Qn+1Qn逻辑状态表①置0功能

，当

=0、=1时：不论原来为0还是1，都有=1；反馈回GA后使Q＝0。既使

消失,Q端仍保持0状态不变。SDRDQQ

Q

RD10第一节双稳态触发器&GB&GASdRdQQ0110

10010

次态现态SdRd11010

1置1端（置位端）Qn+1Qn逻辑状态表②置1功能,=1、=0时：不论原来Q为0还是1，都有Q=1；Q反馈回GB后使

Q=1、=0。既使

消失,Q端仍保持1状态不变。SDRDSDQ11第一节双稳态触发器&GB&GASdRdQQ1101

1001001011

次态现态SdRd不变101

101Qn+1Qn逻辑状态表③记忆功能,

=1、=1时：设原态Q=0、=1，反馈回GA，保证Q=0，当由0变为1时，Q反馈回GB仍为0，触发器保持原有状态不变，即原态被存储，具有记忆能力。SDRDQQRd12第一节双稳态触发器？&GB&GASdRdQQ00不定

10010010111101

次态现态SdRd不变01110

0Qn+1Qn逻辑状态表④

状态不变，

=0、=0时禁用：Q==1，不符合触发器的逻辑关系。且与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器的状态,触发器不允许出现这种情况。SDRDQ13第一节双稳态触发器2.有记忆功能：

电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。4.缺点：输出状态直接受输入信号的控制，使用范围受限。

说明100置0011置111保持记忆功能

00不定应禁止

3.有置0或置1功能:

在外加触发信号时，电路可以触发翻转。&GB&GASdRdQQRdSd基本RS触发器特点归纳1.Rd、

Sd负脉冲触发。Qn+114

时钟脉冲CP(同步信号)——是一种控制命令（触发信号），控制触发器翻转，是一串矩形脉冲。

可控（钟控或同步）RS触发器——通过控制门实现时钟脉冲对输入信号控制的触发器。同步——各触发器翻转由同一时间控制。第一节双稳态触发器基本RS触发器缺点：输出状态直接受输入信号的控制，使用范围受限。增加两个控制门和一个触发信号，让输入控制信号通过控制门传送。15一、可控RS触发器(一)电路组成&GD&GCSdRdQQ&GB&GACPSR时钟脉冲输入信号直接复位端直接置位端基本RS触发器输入控制门第一节双稳态触发器输入控制门——实现时钟脉冲对输入信号的控制。时钟脉冲——采用正脉冲（CP高电平时翻转）。16SdRdQQCP&GD&GC&GB&GASR第一节双稳态触发器工作过程一般不用，不用时,两者处于1状态（高电平或悬空）。加负脉冲（低电平）有效

直接复位端和直接置位端——实际应用中，必须将触发器设置成某一初始状态，不经时钟脉冲控制，就可置0或置1。SDRD17第一节双稳态触发器SdRdQQCP&GD&GC&GB&GASR逻辑符号QQSR

CPRdSdSCR18SdRdQQCP&GD&GC&GB&GASR

1.当CP＝0时：R、S无论如何，GC、GD门输出均为1,被封锁，触发器保持原状态。R、S不起作用。

2.当CP＝1时：GC、GD被解除封锁,R、S输入端的信号作用到基本R-S触发器，触发器输出状态随R、S的状态而变化。(二)工作原理R、S经控制门变为反脉冲。011第一节双稳态触发器19SdRdQQCP&GD&GC&GB&GASRCP＝1时100①S=R=0：控制门输出1，保持原态。②S=1、R=0：GC门输出0，则Q=1。

111010讨论第一节双稳态触发器20SdRdQQCP&GD&GC&GB&GASRCP＝1时1100➂S=0、R=1：GD门输出0，则Q=0。

➃S=1、R=1：GC、GD门输出0，则触发器输出不确定。

01110？讨论第一节双稳态触发器21逻辑状态表不允许出现第一节双稳态触发器

R

S说明00

不变100输出为0011输出为111

☓不定Qn+1QnSdRdQQCP&GD&GC&GB&GASR22第一节双稳态触发器[例7-1-1]假设Q的初始状态为0，画出输出端Q的波形图。RSCP不定CP高电平时触发器状态由R、S确定Q000

SR01

010

111

不定Qn+1Qn逻辑状态表00保持1010101123加两条反馈线

R→

Q（R=Qn)

S→

Q(S=Qn)QQSdRd&GB&GACP&GD&GCSR

反馈使GC门和GD门分别受Q和Q控制,当计数脉冲加到CP端时,GC和GD两个门中只有一个门产生负脉冲,使触发器翻转。第一节双稳态触发器[例7-1-2]假设Q的初始状态为0，画出输出端Q的波形图。24设:触发器的初始状态为Q=0、Q=1,计数脉冲输入时CP=1。QQSdRd&GB&GACP&GD&GCSR011010101讨论GC门两个输入端都是1态,输出0，使触发器翻转到Q=1。GD门由Q反馈线控制处于0态，不会输出0。第一节双稳态触发器

CP端加计数脉冲,来一个计数脉冲翻转一次,翻转的次数等于脉冲的数目,构成计数器。25QQSdRd&GB&GACP&GD&GCSR10110

触发器翻转之后，如果计数脉冲的高电平没及时降下来(或时钟脉冲过宽)，GD门受Q控制,就会输出负脉冲，使触发器产生不应有的新翻转，造成动作混乱。1010第一节双稳态触发器可控RS触发器缺点：发生空翻现象。26C克服办法——采用主从JK触发器或D触发器

空翻现象——因时钟脉冲过宽,在一个时钟脉冲期间触发器发生多次翻转。Q=SQ=R第一节双稳态触发器00

SR01

010

111

不定Qn+1Qn逻辑状态表27第一节双稳态触发器可控RS触发器主要特点归纳逻辑符号QQSR

CPRdSdSCR逻辑状态表

R

S说明00

不变100输出为0011输出为111

☓不定Qn+1QnRdSdQQCP&GD&GC&GB&GASR28第一节双稳态触发器2.电平触发方式：在CP＝1期间接收输入信号，CP＝0时状态保持不变。要求：在CP＝1期间触发信号保持不变。1.电路具有两个稳定状态。3.有记忆功能：在无外来触发信号作用时，电路将保持原状态不变。5.缺点:计数时存在空翻问题。4.有计数功能：来一个计数脉冲，电路翻转一次，计数一次。归纳可控RS触发器主要特点29第一节双稳态触发器实验十三、RS触发器的功能验证实验目的：验证RS触发器的功能。建立电路：1.利用与非门组成RS触发器。实验步骤：1.记录指示灯的状态。2.与触发器的真值表相比较。2.利用指示灯来表示输出端的状态。EDA实验链接EDA1330第一节双稳态触发器EDA实验基本RS触发器31第一节双稳态触发器EDA实验

结论:通过测试，验证了RS触发器的功能。

实验数据：RSQ00保持01110

011不定32二、JK触发器1.电路组成一种功能完善，应用极广泛的电路。第一节双稳态触发器（一）主从JK触发器JCPK1RDSDQQ从触发器CSRCRS主触发器QQ

两个可控RS触发器通过一个非门(反相器)相连,分别称主触发器和从触发器。

从RS触发器的状态就是主从触发器的状态。

主触发器具有双RS端,其中一对输入端标以J、K端。33第一节双稳态触发器QQJCPKRDSD1从触发器CSRCRS主触发器QQ

反相器作用：主触发器和从触发器分别得到相位相反的时钟信号，把接收输入信号和改变输出状态从时间上分开。CP

CP=1期间:主触发器接受输入信号J和K,从触发器被封锁，状态不变。

CP由1→0时:主触发器被封锁，状态不变，从触发器按照主触发器的输出状态转换。

100134第一节双稳态触发器QQJCPKRDSD1从触发器CSRCRS主触发器QQCP2.工作原理主、从触发器分两步工作：第一步：在CP为高电平时:输入信号J、K存入主触发器，从触发器状态不变。第二步：在CP下降为低电平时:主触发器中保存的状态传送到从触发器，使两者状态一致。而主触发器状态不变。35第一节双稳态触发器QQJCPKRDSD1从触发器CSRCRS主触发器QQCP

J

K说明00不变010输出为0101输出为111计数翻转Qn+1QnQn逻辑状态表结论:当J=K=1时,每来一个时钟脉冲下降沿,触发器就翻转一次,具有计数功能36第一节双稳态触发器UCCSdCPK3K2K1Q141312111098134572J1J2J3RDQGND6CT1072QQJCKJK

CPRdSdQQJCK&&K1

CPRdSdK2J2J1多输入结构J=J1·J2CT1072型外引线排列图逻辑符号37第一节双稳态触发器CP为高电平做准备，CP下降沿来时才翻转，隔离了信号的接收和输出过程，有效防止了空翻现象。延迟输出——触发器输出状态的更新滞后于输入信号的接收。CP前沿处主触发器翻转后沿处从触发器翻转38RSRdSd1CPJK后果：抗干扰能力差。

若在CP=1期间，因外界干扰使J由0变成1,主触发器置1。当干扰消失后,主触发器保持置1态。3.“一次变化”问题

设现态为Qn=0,当J=K=0时，应当维持0状态不变。

当CP下降沿到达时，从触发器翻转到置1态,而不是维持原状态0不变。从触发器Q́Q́CPSR主触发器QQ第一节双稳态触发器39第一节双稳态触发器归纳主从JK触发器特点逻辑符号

J

K说明00不变010输出为0101输出为111计数翻转Qn+1QnQn逻辑状态表QQJCKJK

CPRdSdQQJCPKRDSD1从触发器CSRCRS主触发器QQCP40第一节双稳态触发器（1）具有置数、记忆、计数功能。（3）克服了触发器空翻现象：主从触发器把信号的接收和输出分为两个过程，任何时刻输入信号都不会影响输出的状态。归纳主从JK触发器特点（2）边沿触发方式——在CP＝1期间接收输入信号,在CP下降沿到来时触发翻转。414.具有边沿触发方式的JK触发器为了增强抗干扰能力。触发器仅仅在时钟CP跳转时刻（脉冲的上升沿或下降沿到来时）才发生翻转，而在CP=1或CP=0期间，触发器的状态保持不变。输入端的任何变化都不影响触发器的次态输出。第一节双稳态触发器常用集成边沿触发器有：双JK边沿触发器：CT3112/4112、CT2108等。单JK边沿触发器：CT2101/2102（下降沿触发）、CT1070（上升沿触发）。42第一节双稳态触发器1011111CP101J0K11CP下降沿处翻转[例7-1-3]某型号主从JK触发器，试画出输出端Q的波形图。QQ43

1.边沿触发方式在时钟脉冲CP上升沿到来时接收输入信号，同时改变输出状态。在CP周期的其他时间，触发器的输出状态与输入信号无关。第一节双稳态触发器逻辑符号QQCDD

CPRdSd上升沿触发翻转多为维持阻塞型D触发器。三、D触发器

2.功能

在时钟脉冲CP触发后，输出状态就是输入端D的状态。Qn+1=D44第一节双稳态触发器时钟脉冲到来之后Q的状态和它来到之前D的状态一样CPCP上升沿处翻转QQn+1

=

DD1010CP来前D状态CP来后Qn+1=D工作波形图45D触发器特点归纳

D

Qn+10011逻辑符号第一节双稳态触发器逻辑状态表QQCDD

CPRdSd2.克服了触发器空翻现象。1.边沿触发方式——在CP上升沿到来时触发翻转。3.增强了抗干扰能力。46第一节双稳态触发器[例7-1-4]已知逻辑电路如图（a）,分析其逻辑功能。已知输入信号D和时钟脉冲CP的波形如图（b）,

试画出输出端Q的波形。

Dn

JKQn+1001011011DQn+1

=

Dn

当J=D，K=D时，即K=J，K、J状态总是相反。逻辑功能与D触发器相同。QQJCK

CPRdSd(a)JK触发器非门47第一节双稳态触发器1011111CP0CP下降沿处翻转Q[例7-1-4]已知逻辑电路如图（a）,分析其逻辑功能。已知输入信号D和时钟脉冲CP的波形如图（b）,

试画出输出端Q的波形。101D(b)48第一节双稳态触发器[例7-1-5]已知逻辑电路如图（a）、（b）,分析其逻辑功能。具有计数功能,即来一个CP，触发器就翻转1次QQSC11DR(a)具有计数功能的触发器称T′触发器。D触发器49第一节双稳态触发器

当T=J=K,两触发器状态相同结论：根据需要，可将某种逻辑功能的触发器通过简单连线或附加控制门而转换为另一种逻辑功能的触发器。T

TQn+1说明

0Qn保持

1计数QnQQJCK

CPRdSd具有此种计数功能的触发器称T触发器。J-K触发器50第一节双稳态触发器触发器的电路结构演变过程

基本RS触发器两个“与非门”构成

可控RS触发器四个“与非门”构成主从JK触发器八个与非门构成边沿D触发器六个与非门构成公共结构接受时钟控制克服空翻现象增强抗干扰能力归纳51第一节双稳态触发器归纳

电路具有两个稳定状态，在无外来触发信号作用时，电路保持原状态不变。在外加触发信号时，电路触发翻转

有计数功能：引入一个公用同步信号，来一个计数脉冲，电路翻转一次，计数一次

电平触发式——触发器状态在CP=1期间翻转，在CP=0期间保持不变有空翻触发器RS触发器

触发器的类型同步RS触发器

52第一节双稳态触发器归纳CP=1期间，主触发器接收输入信号CP=0期间，主触发器保持CP下降沿之前状态不变，而从触发器接受主触发器状态

主从触发方式——主从触发器的状态只能在CP下降沿时刻翻转

只能在CP上升沿(或下降沿)时刻接收输入信号

边沿触发式——电路状态只能在CP上升沿(或下降沿)时刻翻转无空翻触发器触发器的类型主从触发器

边沿触发器

53第一节双稳态触发器归纳主从触发器和边沿触发器异同处

只能在CP边沿时刻翻转，因此都克服了空翻，可靠性和抗干扰能力强，应用范围广相同处①电路结构和工作原理不同，因此电路功能不同②为保证电路正常工作，要求主从JK

触发器的J和K信号在CP=1期间保持不变；而边沿触发器没有这种限制，其功能较完善，应用更广相异处

54第一节双稳态触发器基本RS触发器JK触发器D触发器

QnQn+11001

置00101

置11101

保持0001

不定RDSD

J

K00保持010置0101置111计数Qn+1QnQn

D

Qn+10011

S

RQn+100Qn保持101置1010置011Ø不定可控RS触发器特性表55第二节寄存器一、数码寄存器二、移位寄存器56第二节寄存器概述1.寄存器：用来暂时存放指令、参与运算的数据或结果等的重要的数字电子部件。2.组成：主要由具有存储功能的双稳态触发器组合而成。一个触发器可以存放1位二进制代码，要存放n位二进制代码，需用n个触发器来构成。3.分类：从功能上分，有数码寄存器、移位寄存器。4.应用：非常广泛，是数字测量和数字控制系统中常用的部件，是计算机的主要部件之一。57一、数码寄存器清零Q0Q1Q2Q3寄存指令第四位第三位第二位第一位d3d2d1d0CP（一）用D触发器组成的寄存器QF2DCQF3DCQQF0DCQF1DCRD接收脉冲待存数码4位数码寄存器4个D触发器清零脉冲取出数码第二节寄存器581.工作原理由清零脉冲、接收脉冲、取数脉冲控制。（2）存放数码：设寄存数码为1010，将其送至各触发器的D输入端，当接收脉冲上升沿到达时，触发器F3、F1翻转为1态，F2、F0保持不变，使Q3、Q2、Q1、Q0＝d3、d2、d1、d0＝1010，待存数码就暂存到寄存器中。（3）取出数码：各数码在输出端Q3、Q2、Q1、Q0同时取出。每当新数据被接收脉冲打入寄存器后，原存的旧数据便被自动刷新。（1）清零：使各触发器复位。第二节寄存器59清零Q0Q1Q2Q3寄存指令第四位第三位第二位第一位d3d2d1d0CPQF2DCQF3DCQQF0DCQF1DCRD接收脉冲上升沿到达待存数码4位数码寄存器清零脉冲取出数码01010000010111第二节寄存器602.CT1175触发器型4位集成寄存器0

01

清除1

001送数

1

110送数CT1175逻辑功能表

CR

CPD4~D1

QQ

功能

10

Q0

Q0

保持任意态第二节寄存器61寄存器CT11754的管脚引线图（1）异步清零无论寄存器原为何种状态，只要清零端CR=0，即可使输出端Q4～Q1全部清零，而与时钟无关。（2）并行输入输出

当CR=1时，CP脉冲上升沿使Q4、Q3、Q2、Q1=D4、D3、D2、D1，而Q4～Q1则以反码方式输出数据。（3）保持当CR＝1且CP＝0时，寄存器保持原来状态。CR11Q21Q31D42D52Q62Q7GND8911101213141516VCC4Q4Q4D3D3Q3QCPCT11754第二节寄存器621.特点①由门电路构成；②只有当选通信号LE＝1时，才能接收信号。2.CT4375锁存器的组成是双2位的，由两个独立的锁存器单元构成，有独立的选通输入信号LE。4位锁存器CT4375管脚引线图1D011Q021Q031LE41Q151Q161D17GND8911101213141516VCC2D12Q12Q12LE2Q02Q02D0CT4375（二）用门电路构成的锁存器型寄存器锁存二进制信号,使之稳定。第二节寄存器63&&&11&11≥1≥14位锁存器CT4375单元逻辑电路LED1D0Q0Q0Q1Q1选通信号接收信号接收信号第二节寄存器640101置0

1110置1DLE

QQ

功能

0Q0

Q0

保持CT4375锁存器型寄存器逻辑功能表

1.组成和特点：由多组寄存器组成，排成阵列。可寄存多字位信息。（三）寄存器阵型寄存器2.CT4170寄存器阵型寄存器：4×4寄存器阵，可存放4个4位二进制数。如采用OC（集电极开路）结构，可接成“线与”方式，广泛用于计算机中。第二节寄存器65二、移位寄存器寄存器左移寄存器右移寄存器双向移位例:

Q3Q2Q1Q0=0001,左移为Q3Q2Q1Q0=0010移位分类单向移位寄存器双向移位寄存器左移寄存器右移寄存器第二节寄存器不仅能寄存数码，还有移位功能。即在移位脉冲作用下实现数码逐次左、右移66Q3Q2Q1Q01数码输入D移位脉冲JKQCF0JKQCF1JKQCF2JKQ

CF3CPRDQQQQ清零串行输入：寄存的数码从高位到低位依次送到第一个触发器。（一）J-K触发器组成的四位移位寄存器第二节寄存器67D＝0时，第二个移位脉冲的后沿来到时使F0和F1同时翻转，由于F1的J端为1，F0的J端为0，所以Q1＝1，Q0＝0，Q2和Q3仍为0。依此类推，移位一次，存入一个新数码，直到第四个移位脉冲的后沿来到时，四个数码便依次全部寄存到寄存器中，存数结束。工作原理：清零：工作之初先清零。然后把寄存的二进制数1011从高位到低位依次串行送到D端。D＝1时：第一个移位脉冲的后沿来到时，触发器F0翻转，Q0＝1，其它触发器仍然保持0态。第二节寄存器6800000清零10001左移一位20010左移二位30101左移三位41011左移四位移位脉冲数移位过程寄存器中的数码Q3Q2Q1

Q0移动寄存器中数码移动情况的状态表并行输出：从输出端同时输出若干数码。串行输出：从输出端逐次（位）输出若干数码。第二节寄存器69（二）CT4194四位双向移位寄存器0

直接清零1

00保持2

01右移（Q0向Q3顺序移位）3

10左移（Q0向Q3顺序移位）4

11并行输入功能较强，除了清零和保持功能外，还可左移右移，并行输入、并行取出数据。CPCRM1

M0功能CT4194型四位双向移动寄存器逻辑功能表第二节寄存器70并行输入UCCQ0Q1Q2M0CPGNDCRD2Q0Q1Q2Q3CPM1M0CRRD0D1D2D3LM1Q3DSRD0D1D3DSLCT4194CT4194四位双向移位寄存器的管脚图清零端右移串行输入端左移串行输入端工作方式控制端时钟脉冲输入端第二节寄存器71CT4194的功能和工作过程：

（2）保持：当M0和M1均为低电平时，CP被禁止，各触发器不动作，处于保持状态。

（3）并行输入：当工作方式控制端M0、M1均为高电平，在时钟脉冲（CP）上升沿作用下，并行数据D0～D3被送入相应输出端Q0～Q3。此时串行数据输入DSR、DSL被禁止。

（4）右移串行输入：当M0为高电平、M1为低电平时，在CP上升沿作用下进行右移操作，数据由DSR送入。

（5）左移串行输入：当M0为低电平、M1为高电平时，在CP上升沿作用下进行左移操作，数据由DSL送入。

（1）清除：当CR=0时，各触发器清0，清除原有的数据，输出端Q0～Q3均为低电平。第二节寄存器72串行加法器是实现两个二进制数逐位依次相加的部件。串行加法器电路图[例7-2-1]应用举例：串行加法器。第二节寄存器73（1）先将各寄存器、触发器清零。串行加法器的工作过程：（2）令SRG4（1)、SRG4（2）处于并行输入状态，利用送数脉冲将加数A3A2A1A0和被加数B3B2B1B0分别送入相应的寄存器中。（3）在移位脉冲CP作用下，SRG4（1）和SRG4（2）中的数据逐次右移（低位在前，高位在后），并在全加器中逐位（串行）相加。（4）每次相加结束，本位和数Si存入寄存器SRG4（3）中，进位数Ci存入进位触发器FC中，供全加器下一位相加时使用。第二节寄存器74

1.寄存器

用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。

2.分类：寄存器分为数码寄存器和移位寄存器两大类。

寄存器归纳

3.移位寄存器：数据可以在移位脉冲作用下依次逐位右移或左移。第二节寄存器75第三节计数器一、二进制加法计数器二、十进制加法计数器76第三节计数器

概述1.计数器——一种累计输入脉冲数目的逻辑部件。2.分类按计数功能分按计数进位制分按内部各触发器的动作步调分计数器减法计数器加法计数器异步计数器同步计数器二进制计数器十进制计数器N进制计数器3.用途——用于定时、分频及进行数字运算等。77第三节计数器1.概念一、二进制加法计数器二进制只有0和1两个数码，加法规律是逢二进一，即0＋1＝1，1＋1＝10。也就是每当本位是1再加1时，本位就变为0，而向高位进位，使高位加1。由于双稳态触发器有0和1两个状态，所以一个触发器可以表示一位二进制数，如果要表示n位二进制数，就要用n个双稳态触发器。要实现四位二进制加法的计数则必须用4个双稳态触发器。n位二进制加法计数器,能记最大十进制数n2-178

计数脉冲数

二进制十进制

Q3

Q2

Q1

Q0000000100011200102300113401004501015601106701117810008

9

1

0

0

1910

10

1010111011111211001213110113141110141511111516000004位二进制加法计数器最高位恢复原始状态0000793.分类第三节计数器2.特点：

每来一个脉冲，最低位触发器翻转一次，而高位触发器是在相邻的低位触发器从1变为0进位时翻转。二进制加法计数器异步计数器同步计数器80第三节计数器1.电路组成（一）异步二进制加法计数器RDQ3Q2Q1Q0计数脉冲CPJKQCF3JKQCF2JKQCF1JKQCF0清零4个主从型J－K触发器J、K端悬空，相当于1C端与相邻低位触发器的Q端相连

最低位触发器每来一个计数脉冲就翻转一次，高位触发器只有当相邻的低位触发器从1变0,而向其输出进位脉冲时才翻转。81第三节计数器

异步计数器：计数脉冲CP

不是同时加到各位触发器。各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。同步计数器：计数脉冲CP同时接到各个触发器，各触发器状态的变换与计数脉冲同步。优点:电路较简单。缺点：各触发器逐级翻转，工作速度较慢。优点：各触发器同步翻转，工作速度快。缺点：电路较复杂。2.异步和同步计数器的区别82第三节计数器RDQ3Q2Q1Q0计数脉冲CPJKQCF3JKQCF2JKQCF1JKQCF0清零3.工作过程①清零:RD为负脉冲，Q=0。②第一个CP后沿来时:F0翻转,Q=1,F1~F2状态不变。③第二个CP后沿来时:F0、F1翻转,F2状态不变。④Q0每来一个CP后沿，改变一次。而Q1、Q2看前一位的后沿而定。下降沿触发翻转000011083第三节、计数器第三节计数器

工作波形图2分频4分频8分频

每个触发器翻转的时间与计数脉冲不同步C12345678分频概念:CP:f=

f0Q0:f=1/2f0二分频Q0Q1Q2Q3Q1:f=1/4f0四分频84第三节计数器（二）同步二进制加法计数器Q3Q2Q1Q0计数脉冲JKQF0JKQF1JKQF2JKQF3CPRD特点：各个触发器的时钟脉冲为同一个计数输入脉冲，它们状态的更新是同时的。清零J端之间和K端之间是与逻辑关系对每一个触发器而言，只有几个J端全为1时，J端是1，否则是0。多个J端和K端85第三节计数器（1）F0：每来一个计数脉冲就翻转一次。故J0=K0=1。（2）F1：在Q0=1时再来一个脉冲才翻转一次，故J1=K1=Q0。（3）F2：在Q1=Q0=1时再来一个脉冲才翻转一次，故J2=K2=Q1Q0。（4）F3：在Q2＝Q1=Q0=1时再来一个脉冲才翻转一次，故J3=K3=Q2Q1Q0。1.工作原理当J＝K＝1时，计数脉冲使触发器翻转。当J＝K＝0时，计数脉冲来到触发器CP端后触发器状态不变。86

计数脉冲数

二进制十进制

Q3

Q2

Q1

Q0000000100011200102300113401004501015601106701117810008

9

1

0

0

1910

10

1010111011111211001213110113141110141511111516000004位二进制加法计数器最高位恢复原始状态000087第三节计数器计数器溢出——在4位二进制计数器中，当输入第16个计数脉冲时，计数器返回原始状态0000，若有第5位触发器，应为10000（二进制16），但现只有4位触发器，10000记录不下来，称计数器溢出。4位二进制加法计数器,能记最大十进制数15：42-1=151个4位二进制加法计数器也是个1位十六进制加法计数器,“逢十六进一”。88第三节计数器Q2Q1Q0计数脉冲CPJKQF0CJKF1CJKQF2CQ[例7-3-1]分析逻辑电路的逻辑功能，说明其用途。设初始状态为000。RD清零89第三节计数器解：（1）各触发器的J、K端的逻辑关系式：(2)因初始状态为000，故各触发器J、K端的电平：F0：J0＝1，K0=1F1：J1＝1，K1=1F2：J2＝0，K2=1F0：J0＝Q2，K0=1F1：J1＝1，K1=1F2：J2＝Q1·Q0，K2=1[例7-3-1]分析逻辑电路的逻辑功能，说明用途。JK触发器

J

K00保持010置0101置111计数Qn+1QnQn90第三节计数器

根据J－K触发器的逻辑功能，当第一个计数脉冲来到时得出各触发器的下一状态。由于第二个触发器F1的触发信号来自Q0，所以它只在Q0从1变0时才能翻转，因此第二个计数脉冲来到时只有F0翻转，其它不翻转，故下一状态为001。

再以001分析下一状态。这时F0和F1都翻转，得出010。以此类推，列出下页的状态表。可见，累计数递增，经过5个计数脉冲循环一次，所以该逻辑电路是一位五进制加法计数器。由于计数脉冲不是同时加到各触发器，因此它是异步计数器。[例7-3-1]分析逻辑电路的逻辑功能，说明用途。91第三节计数器[例7-3-1]分析逻辑电路的逻辑功能，说明用途。

原状态

控制端

下状态CP

Q3

Q2

Q1

J3=K3=J2=K2=J1=K1=Q3

Q2

Q1

Q1∙Q21111Q300000001000011111001

2001011111010301001111101140111111111005100011101000

置0置0逻辑电路状态表92第三节计数器2.TTL中规模集成二进制计数器0

d3

d2d1

d0

d3

d2

d1

d0

1000

加法计数

11

保持

1001

减法计数

1

1

保持以CT4169型4位二进制可逆（加/减）计数器为例。CT4169逻辑功能表

LDCTpCTT

U/D

CP

D3

D2D1

D0Q3Q2Q1Q0

任意态93第三节计数器CT4169管脚外引线图CP：计数器时钟脉冲输入端D3、D2、D1、D:预置数输入端Q3、Q2、Q1、Q0:计数器输出端CTP、CTT：计数控制端CO：进位/借位输出端U/D1CP2D03D14D25D36CTP7GND8911101213141516VCCCOQ0Q1Q2Q3CTTLDCT4169U/D(downUP):可逆计数控制输入端(1:加法计数,0:减法计数)。94第三节计数器CT4169的功能

（1）同步预置：可使计数器从某一预置值开始，当达到计数最大值并产生进位（借位）信号时，使预置控制有效，计数器接受预置值并从该值开始新一轮计数。因而可通过设置不同的预置值来构成任意制的计数器。

（2）同步加/减法计数：当LD=1、CTP和CTT=0时：若U/D=1，对CP脉冲加法计数。若U/D=0，进行减法计数。计数时，Q3～Q0同时变化，故为同步计数。

（3）保持：LD=1、CTP和CTT至少有一端为1时，计数器保持原来状态不变。95第三节计数器用CT4169构成的五进制加法计数器CT4169构成的五进制计数器的接线图1计数脉冲高位计数器D3Q3Q1Q0Q2D2D1D0CPU/DLDCTPCOCTTCT4169用4位二进制计数器，构成五进制计数器，需采用反馈置数法。4位二进制计数器96第三节计数器

反馈置数法——利用重复预置某个数值的方法，使计数器跳过若干不需要的状态，得到任意进制的计数器。

第1个CP脉冲来到时，计数值为1100，第4个CP脉冲来到时，计数值为1111，第5个CP脉冲来到时，计数器变为0000。

CT4169的预置数应为24-5＝11（即二进制数1011），现将预置端D3～D0置为1011状态，U/D端为1。计数器从初始1011开始计数。此时进位端CO向高位送出一个进位脉冲，并使预置数控制端LD＝0，将预置数重新送入计数器，开始下一轮计数。97第三节计数器二、十进制加法计数器4位二进制加法计数器的计数状态有16个，为了表示十进制数的10个数码，需要去掉6种状态。至于去掉哪种，可有不同的编码方法。（一）概念常用的8421BCD编码方式，是取4位二进制数前面的0000～1001来表示十进制的0～9十个数码，而去掉后面的1010～1111。

要求4位二进制计数器从0000开始计数,到第九个脉冲作用后变为1001,再输入第十个脉冲返回初始状态0000。经过10个脉冲循环一次，实现“逢十进一”。98计数脉冲数

二进制数十进制数

Q3

Q2

Q1

Q0

0000001000

11200102300113401004501015601106701117810008

910019100000进位8421十进制加法计数器归零99计数脉冲

二进制十进制

Q3

Q2

Q1

Q0000000100011200102300113401004501015601106701117810008

9

1

0

0

1910

10

1010111011111211001213110113141110141511111516000016二进制加法计数器F3翻转为0F1不翻转100第三节计数器（二）工作原理计数脉冲RDCPQ3Q2Q1Q0QJKQCF1JKQCF2JKQF3CF0JKQCJ端之间和K端之间是与逻辑关系101第三节计数器1.各触发器状态变化规律(1)F0：

J0=K0=1，每来一个计数脉冲就翻转一次。(3)F2：J2=K2＝Q1

Q0，在Q1＝Q0＝1时再来一个脉冲才翻转一次。(4)F3：J3=Q2

Q1

Q0，K3＝Q0，在Q2＝Q1＝Q0＝1时来到第八个计数脉冲才由0翻转为1，而在第十个计数脉冲时由1翻转为0。发出溢出或向高位送出进位信号。(2)F1：J1=Q3

Q0

,K1=Q0，在Q3＝1和Q0=1时再来一个脉冲才翻转一次。102第三节计数器

2.工作过程

（1）初始状态为0000，J0＝K0＝1，J1＝K1＝0，J2＝K2＝0，J3＝K3＝0，在第一个计数脉冲作用下，F0翻转为1，使Q0＝1，其他触发器不翻转，保持0态，计数器状态为0001。

（2）再根据Q3、Q2、Q1、Q0＝0001，求得各触发器控制端的电平，由此可得第二个计数脉冲作用后的下一状态为0010。

（3）以此类推，当Q3、Q2、Q1、Q0＝1001时，有J0＝K0＝1，J1＝0，K1＝1，J2＝K2＝0和J3＝0，K3＝1，所以当第十个计数脉冲到来时，使F0翻转为0，F3翻转为0，F2和F1保持0态不变，因此得到Q3Q2Q1Q0＝0000，又回到初始状态。103第三节计数器CP

Q3

Q2

Q1

Q0

J3=K3=J1=K2=J1=K1=J0=1K1

=1

Q2Q1Q0000000000001110001010011112001000000011300110111111140100000000115010101001111601100000001170111111111118100000000011910010100011110000000000011计数器状态

控制器

F3F2F1F0Q0Q1Q0Q1Q0Q0十进制加法计数器时序表计数脉冲

Q3Q0104第三节计数器Q0Q1Q2Q3CP123456789103.工作波形图0000105第三节计数器CT4190同步十进制可逆计数器0

d3

d2

d1

d0d3

d2

d1

d0

1

0

1

减法计数11

保持

100

加法计数LD

CT

U/

D

CP

D3D2

D1D0Q3Q2Q1Q0

CT4190逻辑功能表（三）

TTL中规模集成十进制计数器106第三节计数器CT4190管脚引线图CT4190的功能

（1）异步预置：当LD＝0时，无论时钟端CP处于什么状态，都可将输出端Q3～Q0预置成D3～D0端的输入数d3～d0。（3）保持:当LD＝1、CT＝1时，计数器保持原来状态不变。（2）同步加/减法计数：当LD＝1、CT＝0时，若U/D=0，为加法计数；若U/D＝1,为减法计数，片内为并行进位，所以是同步计数。D11Q12Q03CT4U/D5Q26Q37GND8911101213141516VCCD0CPCRCO/BOLDD2D3CT4190多一个行波时钟输出端107第三节计数器CT4190管脚引线图（4）级间进位/错位。D11Q12Q03CT4U/D5Q26Q37GND8911101213141516VCCD0CPCRCO/BOLDD2D3CT4190多一个行波时钟输出端

当计数上溢(加法计数)或下溢(减法计数)时:进位/错位端CO/