一种多通道数字存储示波器的触发电路

一种多通道数字存储示波器的触发电路

1基于fpga/cpld的全数字化触发电路在当前的信号测量中，数字存储器（sdo）被广泛用于测量信号。因为它以各种触发方法获得了应用。触发电路是DSO和其它信号采集系统的重要功能电路。目前DSO中触发电路的设计常采用模块与A/D变换器平行,与信号调理通道直接相连的模拟或半模拟方案,即用电位器构成分压器产生触发电平信号,或用D/A转换器,将设置的触发字转换成触发电平信号,然后送到比较器比较;利用各种开关进行边沿选择,利用电阻电容等构成触发抑释电路。这种方案的优点在于:触发点设置准确,对满足条件的高速信号不会出现漏触发现象。其缺点是:大量分离器件的使用,会直接导致故障率上升;改变触发设置依靠机械调节,响应较慢;使用电位器有机械磨损,精度会随时间下降;而使用D/A转换器将使数字电路部分和模拟电路部分有较多关联,容易将高速数字电路的噪声带入敏感的模拟电路,增加系统调试的难度。高速A/D变换器和大规模FPGA/CPLD的出现和广泛运用,为触发电路的全数字化提供了可能。这里提出了一种全数字化的触发电路结构——采用FIFO存储器,利用其数据先进先出的特性,配合高速数字比较器的比较结果,控制采样数据的存储,实现触发电路的多种功能。在此论述了数字触发电路在CPLD中的设计实现,并给出了应用实例。2高保真度信号编码算法设计在信号的数字化过程中,根据香农采样定理,以及考虑不同信号的信息特征,每周期采样5~10个点,一般能给出足够的信号细节,配合一些最佳拟合的插值算法,便能得到高保真度的信号波形。而利用高保真度的恢复信号作为系统外触发时的触发信号同样也能保证系统的精度。此即触发电路数字化技术的理论依据。这里所述的应用实例中,A/D转换器最高转换速率为100MSPS,实时采样信号带宽为20MHz,选用正弦插值算法,这满足数字化触发电路在数据采集速率方面的要求。2.1数据采样控制在一般的DSO系统中,触发电路的控制对象是采样脉冲。当触发条件满足时,开启门控允许采样脉冲送到A/D转换器,不满足触发条件时则关闭门控。A/D转换产生的数据直接传送到存储器存储。这种设计中采样脉冲的控制电路复杂而存储器控制简单,电路实现以模拟器件为主。在笔者所设计的数字化触发电路中,采用了控制采样数据存储的方法,控制信号、控制流程都数字化了,其原理框图如图1所示。系统采用异步FIFO,读写时钟分别进行控制。利用FIFO的数据采样原理如下:CPU启动数据采集过程,FIFO写使能有效,FIFO写时钟与A/D转换器采样时钟同步,A/D产生的采样数据写入FIFO;同时CPU启动预触发计数器计数,直到预触发计数器计数值N达到预设的预触发深度值No。这段时间内,触发信号是被抑制的。当FIFO中写入数据深度等于No而触发信号还没有来时,使能FIFO读,并使FIFO读时钟与写时钟同步(RCLK=WCLK),以保持FIFO内的数据数始终等于预触发深度No,且使FIFO中所存放的数据总是最新的采样数据。一旦信号越过触发点,CPU发出控制信号禁止FIFO读,FIFO数据只进不出,直到写满1K的数据。此时,FIFO“满”状态信号(FF)变为有效。当CPU检测到FIFO满信号有效时,置FIFO写使能无效,FIFO中不再写入数据,一次数据采集进程结束。系统进入数据处理进程,CPU开始读取FIFO内的数据并进行处理(此时FIFO只读不写,直至FIFO被读空,状态“空”变为有效),计算信号参数,内插恢复波形以及送至LCD显示。因此,控制FIFO的读写与控制A/D采样时钟一样可以实现多种控制功能。下面详细论述数字化触发电路的多种触发功能的实现原理。2.2触发窗口的设置一般地,信号上都会叠加一定幅度的噪声。在边沿触发时,如果只简单地设一个触发电平,噪声有可能使触发电路在设定的电平附近反复触发,系统难以正常工作。解决方法是利用触发窗。以上升沿触发为例,数字化触发脉冲的产生示意图如图2所示。由CPU设置两个触发字,两者之差等于触发窗口宽度。触发窗口可以根据信号的情况由软件进行动态设置,当信号光滑,迭加的干扰小,窗口宽度可以设置得比较小,触发的灵敏度高;当信号和叠加的干扰大,适当调整增大触发窗口宽度,就可以保证观察到稳定的波形。CPU将两个触发字写入CPLD中的两个数字比较器,对每一个采样值都进行比较,当前后两次采样值越过高低两个触发电平时,比较器的输出将产生一个跳变。将比较器的输出经边沿选择器处理后送至触发脉冲发生器产生一个触发脉冲。触发依极性分为上升沿触发和下降沿触发。利用数字比较器的两个互为反相的输出,通过设置不同边沿触发字,以选择比较器的输出经处理后作为触发脉冲发生器的输入,实现不同极性的触发。2.3预触发深度的设置预触发是数字触发电路特有的功能,借此,可以观测触发点之前的信号,该功能对于信号的分析十分有用。触发点前的信号长度定义为预触发深度,动态可调。利用FIFO作为A/D变换器输出数据的缓存,预触发深度可以通过设置一预触发计数器来进行预置和调整,前已论及,FIFO的深度为1K,因此预触发的深度可以在0到1K之间任意选择。当系统开始采样前,FIFO清空,预触发计数器置位(写入预触发深度字)。开始采样后,采样数据存入FIFO,同时预触发计数器开始计数,直到计数器计数值等于预置值。在这段时间内,触发脉冲发生器是禁止的。而后,FIFO进入数据刷新状态,FIFO中总是保存最新的数据信息,等待触发脉冲的到来。触发脉冲到来后,FIFO又开始只写不读,直到把FIFO写满。这样,在FIFO的1K数据中,触发点之前的信号数据等于预置值。2.4触发释抑设计在释抑期间内,不识别触发信号,以保证信号稳定显示。数字化触发释抑的设计是在每次触发后,FIFO未写满前,利用D触发器使触发脉冲产生器的输出锁定在高电平,后继电路设计为电平有效的电路,这样就可以保证FIFO的数据存储连续而不间断。2.5单次触发和正常触发示波器的触发方式分为自动触发、单次触发、正常触发。自动触发的实现是在数据采集进程中,当FIFO中存储数据达到预触发值时,启动一定时器进行计时,在预定时间后即使没有触发信号产生,仍禁止FIFO的数据刷新,强行写满FIFO,而后进入数据处理进程,刷新显示波形。单次触发和正常触发的实现主要依靠软件处理。当系统设置为单次触发或正常触发时,在触发之前,触发电路使FIFO的读写时钟同步,即总是处于数据采集的第二阶段,FIFO不断刷新,显示静止。当触发后,单次触发方式下系统刷新一次显示,然后系统停留在当前状态,不会自动进入下一次数据采集进程;正常触发方式下系统也刷新一次显示,然后FIFO中写入预触发深度的新值,等待下一次触发信号,如果触发信号出现,将使系统完成下一次数据采集和数据处理进程,波形不断刷新,如果不出现新的触发信号,就停留在原状态等待。3数字触发电路控制软件的设计前述的数字化触发电路的控制是由触发和数据采集控制软件实现的,控制软件的流程图如图3所示。4基于fpga的电力线故障检测整个数字化触发电路可设计在一片ALTERA公司的FLEX6016系列CPLD中。这里采用硬件描述语言HDL来描述具体电路模块,并用原理图直观地表现各模块之间的连接关系。此部分电路分为三个子模块,其中子模块触发窗(trig-window)、fifo控制器(fifo-controler)采用VHDL语言设计实现,并且在VHDL程序中调用了LPM(LibraryofParameterizedModules)。限于篇幅,不能给出详细程序。触发信号发生器