eda流水灯实验报告

试验目的CPLD/FPGA软件的使用方法及VHDLHerilongHDL顶层模块的设计。学习和体会分支条件语句cascFPGAI/O口的输出把握。试验内容SmartSOPC8KEY1~KEY88LED1~LED8SmartSOPCKEY1~KEY8JP6158156连。本试验的内容是要求在SmartSOPC8KEY1~KEY8光二极管，如假设KEY3LED1~LED3时也能保持亮的状态。试验原理FPGA的全部I/OI/O这种配置是系统自动完成的，一旦该I/O时，该I/OI/OI/OKEY1~KEY8测到键盘输入的状况下，连续推断其键盘值并作出相应的处理。最终拿出跳线短接帽跳接到JP6LED1~LED7、KEY1~KEY8LED1~LED8KEY1~KEY8AlteraByteBlasterPC机并口和QuickSOPCJTAGFPGAKEY1~KEY8观看LED1~LED8试验步骤1．启动QuartusⅡ建立一个空白工程，然后命名为keyboard。2．源程序文件命名为keyboard，并选择器件为Altera公司CycloneEPIC12Q240C81—11—1建VeriogHDL1—2(1)，则找出并更正错误，1—2〔2〕就表示编译成功了〔warings可以不考虑。11—2(1)1—2〔2〕[Assignments]下的[pins]。安排好1—31—321—4示。1—4最终拿出跳线短接帽跳接到JP6LED1~LED7、KEY1~KEY8LED1~LED8KEY1~KEY8AlteraByteBlasterPC机并口和QuickSOPCJTAGFPGA〔如图1-的任意键，观看LED1~LED81—5[Start]即可下载烧录了。3试验程序libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitykeyboardisport(key_8bit:INstd_logic_vector(7downto0);led_8bit:OUTstd_logic_vector(7downto0));endkeyboard;architecturekeyboardofkeyboardissignaltmp:std_logic_vector(7downto0);beginprocess(key_8bit)begincasekey_8bitiswhen“11111110“=>tmp<=“11111110“;when“11111101“=>tmp<=“11111101“;when“11111011“=>tmp<=“11111011“;when“11110111“=>tmp<=“11110111“;when“11101111“=>tmp<=“11101111“;when“11011111“=>tmp<=“11011111“;when“10111111“=>tmp<=“10111111“;when“01111111“=>tmp<=“01111111“;whenothers=>tmp<=“ZZZZZZZZ“;endcase;