《EDA技术erilog版》实验指导书

金陵科技学院信息技术学院金陵科技学院信息技术学院《EDA技术》试验指导书试验1 QuartusII设计平台的使用试验序号：1 试验名称：QuartusII设计平台的使用适用专业：电子信息工程、通信工程 学时数：4学时一、试验目的生疏QuartusII设计平台的界面把握QuartusII设计平台的常用功能把握QuartusII开发流程二、试验要求调试程序要记录调试过程中消灭的问题及解决方法；给出每个问题的算法或画出流程图；编写程序要标准、正确，上机调试过程和结果要有记录，并留意调试程序集成环境的把握及应用，不断积存编程及调试阅历；做完试验后给出本试验的试验报告。三、试验设备、环境至少PIII计算机，装有QuartusII6.0以上软件四、试验步骤及内容教师演示讲解QuartusII的使用教师演示QuartusII的原理图设计过程。教师演示QuartusII的Verilog操作步骤，包括设计输入、编译处理、验证〔包括功能仿真、时序仿真〕和器件编程。学生依据原理图设计步骤设计一个半加器并仿真输入源文件,选择菜单”File”\”New”,弹出“New”“BlockDiagram/SchematicFile”，消灭原理图文件的编辑界面。双击工作区域，消灭“Symbol”界面，开放界面左边的Libraries对话框内的primitivesand2、异或门xor、输入信号线Input、输出信号线Output，并把它们依次拉入原理图编辑区，如以下图〔参考〕连接各器件，并保存为h_add.bdf文件创立工程：点击“file/newprojectwizard”菜单项选择项，并按其供给的步骤创立工程选择目标器件：点击“assignments/settings”菜单项选择项，选择要编程的芯片型号以及配置方式全过程编译：选择“processing/startcompilation”或点击工具栏快捷按钮开头全过程编译〔〕u1h_adderdh_adderaor2ac coutAcobainbinu1h_adderdh_adderaor2ac coutAcobainbinf_addercoutainAcofbinBsoeu3Bsosumcinsumcinu2仿真其次步：选择“view/utilitywindows”的“Nodefinder”“filter”框内选择“pins:all”，点击List按钮，消灭本设计工程中的全部端口，选择要仿真的端口并拖入波形编辑窗口〔留意观看教师现场演示“edit”菜单的“endtime”选项设置仿真时间“assignments/settings”“filtersettings”中的“simulator”选项，选择功能仿真〔Functional〕或时序仿真(Timing)观看仿真结果，选择“processing/startsimulation”或点击快捷按钮，仿真完毕后观看并分析输出的仿真波形，检验设计是否正确，如不正确，需查错并修改，重复以上步骤直到仿真波形符合要求。 I113学生依据Verilog设计步骤编写简洁程序并仿真Verilog程序设计的操作步骤除设计输入与原理图不同外，其它步骤参考原理图的设计过程,,VerilogfileVerilog源文件的编辑界面。输入Verilog源程序：modulemynand_2(a,b,c);inputa,b;outputc;assignc=~(a&b);endmodule保存文件名为mynand_2.v到指定文件夹。创立工程等步骤同原理图设计过程。参照上例，练习用Verilog形式设计一个半加器Verilog形式设计一个全加器，给出仿真结果撰写试验报告五、争论、思考题比较VHDL语言与一般高级语言的异同处，体会VHDL作为硬件描述语言的特点。答：VHDLVHDL是将一个设计后，其它设计就可以直接调用这个实体。〔1VHDL2〕VHDL标准格式消灭的，因此可以对其仿真〔3〕可以支持大规模设计的分解和已有设〔4〕具有独立性。试验二 组合规律电路的Verilog设计试验序号：2 试验名称：组合规律电路的Verilog设计适用专业：电子信息工程、通信工程 学时数：4学时一、试验目的生疏Verilog语言的根本构造。把握用Verilog语言实现组合规律功能器件的规律功能的一般方法。二、试验要求调试程序要记录调试过程中消灭的问题及解决方法；给出每个问题的算法或画出流程图；编写程序要标准、正确，上机调试过程和结果要有记录，并留意调试程序集成环境的把握及应用，不断积存编程及调试阅历；做完试验后给出本试验的试验报告。三、试验设备、环境PII以上计算机，装有QuartusII6.0以上软件四、试验步骤及内容教师简洁回忆所需学问并演示一个组合规律电路的实现过程。简洁回忆组合规律电路的特点及常用规律功能器件的功能回忆QuartusIIVerilog操作步骤41数据选择器为例，重点演示该组合规律电路的Verilog设计过程。1〕41数据选择器的真值表与电路符号S[1..0]S[1..0]AB YCD地址输入输出S0S100A01B10C11DAB YCD2〕41数据选择器的参考Verilog程序modulemulti_4v(a,b,c,d,s1,s0,y);inputa,b,c,d,s1,s0;outputy;reg[1:0]sel;regy;always@(a,b,c,d,s1,s0)beginsel={s1,s0};if(sel==0)y=a;elseif(sel==1)y=b;elseif(sel==2)y=c;elsey=d;endendmodule让学生依据设计选题编写简洁程序可供选择进展设计的组合规律电路如下，要求规定课时内至少完成3种规律电路的设计。设计对象选择：根本门电路、81数据选择器、3-8译码器、BCD码译码器、优先级编码器、全加器、4位加法器。学生对所编写的Verilog程序进展软件仿真，直到仿真结果满足功能要求。功能仿真。选择某一型号器件后时序仿真。记录正确的源程序与仿真波形。五、争论思考题功能仿真与时序仿真有何区分？记录软件仿真的波形并与实际功能相比照，检查是否符合功能要求。记录试验过程遇到的问题以及解决的方法。试验三 时序规律电路的Verilog设计试验序号：3 试验名称：时序规律电路的Verilog设计适用专业：电子信息工程、通信工程 学时数：4学时一、试验目的生疏Verilog语言的编程方法学会利用Verilog语言设计实现时序规律功能器件的规律功能。总结体会Verilog语言的编程技巧方法二、试验要求调试程序要记录调试过程中消灭的问题及解决方法；给出每个问题的算法或画出流程图；编写程序要标准、正确，上机调试过程和结果要有记录，并留意调试程序集成环境的把握及应用，不断积存编程及调试阅历；做完试验后给出本试验的试验报告。三、试验设备、环境PII以上计算机，装有QuartusII6.0以上软件四、试验步骤及内容教师简洁回忆所需学问并演示一个时序规律电路的实现过程。简洁回忆时序规律电路的特点及常用规律功能器件的功能回忆QuartusIIVerilog操作步骤以计数器为例，重点演示该时序规律单元的Verilog设计过程。modulecountbasic(clk,q);inputclk;output[7:0]q;reg[7:0]q1;always@(posedgeclk)beginq1=q1+1;endassignq=q1;endmodule让学生依据设计选题编写简洁程序可供选择进展设计的时序规律电路如下，要求规定课时内至少完成3种时序电路的设计。设计对象选择：各类根本触发器、各种功能的计数器、各种功能的移位存放器。学生对所编写的Verilog程序进展软件仿真，直到仿真结果满足功能要求。功能仿真。选择某一型号器件后时序仿真。记录正确的源程序与仿真波形。五、争论思考题使用PROCESS时敏感信号的使用原则有哪些？用VHDL描述时钟边沿有哪些方法？比较各自的特点。记录、争论试验过程遇到的问题以及解决的方法。试验四 状态机的Verilog设计试验序号：4 试验名称：状态机的Verilog设计适用专业：电子信息工程、通信工程 学时数：4学时一、试验目的生疏Verilog语言的编程方法学会利用Verilog语言设计有限状态机。二、试验要求调试程序要记录调试过程中消灭的问题及解决方法；给出每个问题的算法或画出流程图；编写程序要标准、正确，上机调试过程和结果要有记录，并留意调试程序集成环境的把握及应用，不断积存编程及调试阅历；做完试验后给出本试验的试验报告。三、试验设备、环境PII以上计算机，装有QuartusII6.0以上软件四、试验步骤及内容教师回忆所需学问。〔简称状态机转换的过程就是实现规律功能的过程。态机的输出变量是否与输入变量有关，可将状态机分为莫尔型〔Moore〕状态机与米里型〔Mealy〕状态机两种。Moore型状态机莫尔型〔Moore〕状态机的输出规律仅与当前状态有关，与输入变量无关，输入变量的作用只是与当前状态一起打算当前状态的下一状态是什么。莫尔型〔Moore〕状态机框图如2-33所示。Mealy型状态机设计米里型〔Mealy〕状态机的输出规律不仅与当前状态有关，还与当前的输入变量有关，输入变量的作用不仅是与当前状态一起打算当前状态的下一状