FPGA实验四键盘扫描显示电路

实验四矩形键盘扫描显示电路设计一、实验目的：1、熟悉Verilog语言编写的键盘扫描显示电路。2、在Libero软件中，并对其电路进行仿真。二、实验原理：键盘扫描显示电路的VerilogHDL程序主要由3个always模块构成:第一个为模4计数器模块；第二个为完成对键盘进行扫描和编程的功能，在计数器的每个状态从FPGA内部送出一列扫描数据给键盘，然后读入经过去抖处理的4行数据，并根据行，列数据之间的关系，对按键进行编码，确定按下的是哪个键；第三个模块完成键值的显示，即显示按键的编号。下面是个键盘扫描的程序，大家仿真分析下。modulescankey(outled,scansig,dsw,clk,keyvaule);inputclk;//键盘扫描时钟信号input[3:0]dsw;//去抖后的按键信号output[3:0]scansig;//输出扫描信号给键盘output[7:0]keyvaule;output[7:0]outled;//输出七段码给共阴极数码管reg[3:0]scansig;reg[7:0]keyvaule;reg[7:0]outled;reg[1:0]q;always@(posedgeclk)beginq<=q+1’b1;endalways@(qordsw)case(q)2’b00:beginscansig=4’b0111;case(dsw)4'b0111:keyvaule=8'b0111_0111;//key04'b1011:keyvaule=8'b0111_1011;//44'b1101:keyvaule=8'b0111_1101;//84'b1110:keyvaule=8'b0111_1110;//cdefault:keyvaule=8'b1111_1111;endcaseend

2’b01:beginscansig=4’b1011;case(dsw)4'b0111:keyvaule=8'b1011_0111;//key14'b1011:keyvaule=8'b1011_1011;//54'b1101:keyvaule=8'b1011_1101;//94'b1110:keyvaule=8'b1011_1110;//ddefault:keyvaule=8'b1111_1111;endcaseend2’b10:beginscansig=4’b1101;case(dsw)4'b0111:keyvaule=8'b1101_0111;//key24'b1011:keyvaule=8'b1101_1011;//64'b1101:keyvaule=8'b1101_1101;//a4'b1110:keyvaule=8'b1101_1110;//edefault:keyvaule=8'b1111_1111;endcaseend2’b11:beginscansig=4’b1110;case(dsw)4'b0111:keyvaule=8'b1110_0111;//key34'b1011:keyvaule=8'b1110_1011;//74'b1101:keyvaule=8'b1110_1101;//b4'b1110:keyvaule=8'b1110_1110;//fdefault:keyvaule=8'b1111_1111;endcaseendendcasealways@(keyvaule)case(keyvaule)8'b0111_0111:outled=8’h3f;8'b0111_1011:outled=8’h66;8'b0111_1101:outled=8’h7f;8'b0111_1110:outled=8’h39;8'b1011_0111:outled=8’h06;8'b1011_1011:outled=8’h6d;8'b1011_1101:outled=8’h6f;8'b1011_1110:outled=8’h5e;8'b1101_0111:outled=8’h5b;8'b1101_1011:outled=8’h7d;

8'b1101_1101:outled=8’h77;8'b1101_1110:outled=8’h79;8'b1110_0111:outled=8’h4f;8'b1110_1011:outled=8’h07;8'b1110_1101:outled=8’h7c;8'b1110_1110:outled=8’h71;default:outled=8’h00;endcas