实验五4位十进制频率计设计

实验五4位十进制频率计设计一、实验目的：设计4位十进制频率计，学习较复杂的数字系统设计方法。二、原理说明：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这清0个信号可以由一图5-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1的每一计数器CNT10的EN使能端进行同步控制。当CNT_EN高电平时，允许计个锁存信号LOAD的上跳沿将计数器在前1秒钟的计器REG4B中，并由外部的7段译码器译出，显计示数值。设置锁存器的好处是，显的示数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。个测频控制信号发生器产生，即秒脉宽的周期信号，并对频率计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一数值锁存进各锁存【例5-1】10进制计数器，用于计算分频结果，并连接数码管显。示modulecnt10d(clk,rst,en,cq,cout);inputclk;inputrst;inputen;output[3:0]cq;outputcout;reg[3:0]cq;regcout;always@(posedgeclkorposedgerst)beginif(rst)cq<=4'b0000;elseif(en)beginif(cq<9)begincq<=cq+1'b1;cout<=1'b0;endelsebegincq<=4'b0000;cout<=1'b1;endendendendmodule【例5-2】--测频控制器，使得频率计能自动测频moduletestctl(clkk,cnt_en,rst_cnt,load);inputclkk;//1HZoutputcnt_en;outputrst_cnt;outputload;regdiv2clk;

wirecnt_en;regrst_cnt;wireload;always@(posedgeclkk)div2clk<=~div2clk;always@(clkkordiv2clk)beginif(!clkk&!div2clk)rst_cnt<=1'b1;elserst_cnt<=1'b0;endassignload=~div2clk;assigncnt_en=div2clk;endmodule【例5-3】锁存器，将频率计的每位数锁存后输出modulereg4(clk,cq,led);inputclk;input[3:0]cq;output[3:0]led;reg[3:0]led;always@(posedgeclk)led<=cq;endmodule[例5-4]用原理图方式将各模块连接起来也可以用.v文件实现系统组合。三、实验内容：1、根据例5-1、例5-2、例5-3以及4位十进制频率计的工作原理写出频率计的顶层文件（或者原理图），并给出其测频时序波形，及其分析。在测试时候添加以下两个模块：（1）DE2上有两个时钟源，分别是（50MHZ，PIN_N2），（27MHz,PIN_D13），编写一个分频模块，分别产生测频器的clk（8Hz）和f_in（频率任意定）时钟，用于连接在DE2上进行测试。modulediv27(clk2,Q2);inputclk2;outputQ2;regQ2;reg[25:0]count;always@(posedgeclk2)beginif(count==26999999)count<=0;elsecount<=count+1'b1;endalways@(count)beginif(count==26999999)Q2<=1;elseQ2<=0;endendmodule上述为27MHZ分频为1HZ的代码modulediv_50(Clk1,Q1);inputClk1;outputQ1;regQ1;reg[25:0]count;always@(posedgeClk1)beginif(count==49999)count<=0;elsecount<=count+1;endalways@(count)beginif(count==49999)Q1<=1;elseQ1<=0;ndendmodule上述为50MHZ分频为1000HZ的代码（2）编写数码显示模块led7s，用于显示频率计数的结果显示。

moduledecl7s(a,led7s);input[3:0]a;output[6:0]led7s;reg[6:0]led7s;always@(a)beginled7s={7{1'b0}};begincase(a)4'b0000:led7s[6:0]=7'b1000000;4'b0001:led7s[6:0]=7'b1111001;4'b0010:led7s[6:0]=7'b0100100;4'b0011:led7s[6:0]=7'b0110000;4'b0100:led7s[6:0]=7'b0011001;4'b0101:led7s[6:0]=7'b0010010;4'b0110:led7s[6:0]=7'b0000010;4'b0111:led7s[6:0]=7'b1111000;4'b1000:led7s[6:0]=7'b0000000;4'b1001:led7s[6:0]=7'b0011000;default:led7s[6:0]={7{1'b0}};endcaseendendendmodule2、频率计设计硬件验证。编译、综合和适配频率计顶层设计文件，并编程下载进入目标器件中。3、引脚锁定说明信号DE2器件引脚名称PIN_D13PIN_N2Clk,f_in(自己定义锁定时钟)27M时钟源50M时钟源Led7s1数码显示管HEX0(显示个位)HEX0[0]PIN_AF10PIN_AB12PIN_AC12PIN_AD11PIN_AE11HEX0[1]HEX0[2]HEX0[3]HEX0[4]HEX0[5]HEX0[6]PIN_V14PIN_V13PIN_V20PIN_V21PIN_W21PIN_Y22PIN_AA24PIN_AA23PIN_AB24PIN_AB23PIN_V22PIN_AC25PIN_AC26PIN_AB26PIN_AB25PIN_Y24PIN_Y23PIN_AA25PIN_AA26PIN_Y26PIN_Y25PIN_U22PIN_W24Led7s2Led7s3Led7s4数码显示管HEX1（显示十HEX1[0]HEX1[1]HEX1[2]HEX1[3]HEX1[4]HEX1[5]HEX1[6]位）数码显示管HEX2（显示百HEX2[0]位）HEX2[1]HEX2[2]HEX2[3]HEX2[4]HEX2[5]HEX2[6]数码显示管HEX3（显示千HEX3[0]位）HEX3[1]HEX3[2]HEX3[3]HEX3[4]HEX3[5]HEX3[6]Carry_out溢出指示灯亮，可以作为扩大任意一个，如LEDR17对应测量范围的接口,可接在发光引脚PIN_AD12）二极管。四、实验步骤1、构建一个（1）由File->NewProjectWizard,弹出对按next，继续根据DE2实验平台，选择FPGA目标器件为按NEXT，继续工程名为Cnt10d的工程。话框，设置文件夹目录，Project名称。暂无文件添加，：CycloneII系列：EP2C35F672C6仍然使用软件自带的综合仿真工具，所以Project建立总结，（2）.输入Cnt10d的Verilog文本。由File->New,得如下对话框，选择VerilogHDLFile，点击ok。将设计的Verilog程序输入，并存盘名为Cnt10d.v（3）.由File->new，弹出对话框，选择otherfiles->VectorWaveformFile，将波形文件存盘按Finish完成为Cnt10d.vwf。（4）.设定Cnt10d.v是目前的顶层文件。（5）.由Processing->start->startannlysis&elaborat对程序进行初步的分析（6）.双击波形文件下的空白区，得到如下对话框，点击NoderFinder，弹出一个对话框，单击List，选中Clk、en、rst几个端口，单击真终止时间为1us,选中Clk点击，设置周期是10ns。(7).由assigments->settings，对仿真工具设定为功能仿真，并将激励文件调入。由Processing->generatefunctionalsimulationnetlist，提取功能仿真的网表。由simulation进行功能仿真，并对结果进行分析。(8).由assignments->settings,更改仿真器的设置为时序仿真：timing。由compile对设计进行全编译。再由processing->startsimulation进行时序仿真，分析结果。>_后，点击OK。由edit->endtime，设定仿processing->startprocessing->start（9）仿照工程Cnt10d的设计方法，设计testctl、reg4、decl7s并仿真，得到仿真波形。设计div27、div_50