数字电路常见时序逻辑电路计数器

第1页，课件共31页，创作于2023年2月第六章时序逻辑电路第2页，课件共31页，创作于2023年2月本章主要内容6.1概述

6.2时序逻辑电路的分析方法

6.3若干常用的时序逻辑电路

6.4时序逻辑电路的设计方法6.5时序逻辑电路中的竞争-冒险现象第3页，课件共31页，创作于2023年2月寄存器计数器同步计数器（十六进制、十进制）任意进制计数器的构成方法移位寄存器型计数器§6.3若干常用的时序逻辑电路第4页，课件共31页，创作于2023年2月回顾：同步十进制计数器74160CLK:时钟信号Q0-Q3:计数状态C:进位输出信号D0-D3:预置数输入端LD':预置数控制端R'D:异步复位端EP/ET:工作状态控制端第5页，课件共31页，创作于2023年2月CLKR'DLD'EPET工作状态×0×××置0（异步）10××预置数（同步）×1101保持（包括C）×11×0保持（C=0）1111计数回顾：同步十进制计数器74160第6页，课件共31页，创作于2023年2月三、任意进制计数器的构成方法

目前常见的计数器芯片有十进制、十六进制、七进制等。

需要其他任意M进制的计数器时，只能用已有的N进制芯片，经过外电路的连接实现。分两种情况进行说明：N>MN<M第7页，课件共31页，创作于2023年2月例：十进制六进制构造思路：在N

进制计数器的顺序计数过程中，设法跳过N－M个状态。具体方法：置零法（复位法）置数法（置位法）1.N>M的情况第8页，课件共31页，创作于2023年2月(1)置零法1.N>M的情况适用于有置零端的计数器.

如:具有异步复位端的同步十进制加法计数器74160，十六进制计数器74161工作原理：设原有计数器状态从S0SN-1.当电路进入SM后,将SM状态译码,产生一个置零信号加到计数器的异步置零端.由于是异步置零，因此，SM状态不稳定。第9页，课件共31页，创作于2023年2月CLKR'DLD'EPET工作状态×0×××置0（异步）10××预置数(同步)×1101保持（包括C）×11×0保持（C=0）1111计数例：采用置零法将74160接成六进制计数器解：74160的状态转换表以及功能表如下图:电路一旦进入Q3Q2Q1Q0=0110后,设法产生一个置零信号加到计数器的异步置零端.R‘D=(Q’3Q2Q1Q‘0)’在0000-0110七个状态中，只有0110满足Q2Q1=11

，因此：R‘D=(Q2Q1)'第10页，课件共31页，创作于2023年2月R‘D=(Q’3Q2Q1Q‘0)'R‘D=(Q2Q1)'电路(1)

电路(2)

说明：

1、电路的EP=ET=LD‘=1

2、输入D0-D3悬空即可；

3、电路状态没有1001，因此进位输出始终C=0。第11页，课件共31页，创作于2023年2月说明：

1、由于异步置零，因此状态0110会在电路状态中瞬间出现，

不是稳定状态。

2、置零信号R‘D随计数器被置为0而立即消失；复位脉冲过

窄。如果4个触发器复位速度不同，R’D=0已经消失，导致

电路误操作。电路(1)

对应的状态图

74160的状态图

第12页，课件共31页，创作于2023年2月克服了复位脉冲过窄的缺点!

与非门G2与G3组成SR锁存器，当第6个CLK到时,电路进入

0110状态,与非门G1输出低电平,S‘R’=01,将SR锁存器置1。

低电平Q'立即将计数器置零。S'R'

此时,G1输出的低电平消失,S‘R’=11,锁存器状态保持(Q'=0).

直到CLK=0以后,S‘R’=10,锁存器状态被置为0，Q'=1.

将锁存器Q端作为进位输出,其宽度与CLK高电平宽度相同。改进电路：第13页，课件共31页，创作于2023年2月(2)置数法1.N>M的情况适用于有预置数端的计数器.

如:具有同步预置数十进制计数器74160，十六进制计数器74161.工作原理：通过给计数器重复置入某个数值的方法跳越N-M个状态；预置数D0-D3=0000.当电路进入SM-1后,将SM-1译码,产生一个低电平信号加到计数器的预置位端LD‘，待下一个时钟信号到来时，才将置入的预置数0000置入计数器中。稳定状态中包含SM-1。第14页，课件共31页，创作于2023年2月(2)置数法1.N>M的情况需要说明的是：置数操作可以在电路的任何一个状态进行；对于M进制计数器：只要是M个状态进行循环，就称为M进制计数器；因此与取哪M个状态作为有效状态无关。第15页，课件共31页，创作于2023年2月CLKR'DLD'EPET工作状态×0×××置0（异步）10××预置数(同步)×1101保持（包括C）×11×0保持（C=0）1111计数例：采用置位法将74160接成六进制计数器解：74160的状态转换表以及功能表如下图:设定预置数D0-D3=0000;电路一旦进入Q3Q2Q1Q0=0101后,设法产生一个低电平信号加到计数器的预置位端.LD‘=(Q’3Q2Q‘1Q0)’

在0000-0101中,只有0101满足Q2Q0=11:LD‘=(Q2Q0)'第16页，课件共31页，创作于2023年2月LD‘=(Q’3Q2Q‘1Q0)'LD‘=(Q2Q0)'说明：

1、电路的EP=ET=LD‘=1

2、输入D0-D3=0000；

3、电路状态没有1001，因此进位输出始终C=0。第17页，课件共31页，创作于2023年2月说明：

1、由于是同步预置数，因此状态0101是稳定状态。

2、避免“异步置零法”中复位脉冲过窄出现的可靠性不高缺陷。

3、进位输出信号C始终等于0；74160的状态图

电路(1)

对应的状态图

第18页，课件共31页，创作于2023年2月为了避免进位信号C取不到1问题：

改进电路：在电路状态中包含状态1001。电路(3)

电路(3)

对应的状态图

思路1：预置状态10010010第19页，课件共31页，创作于2023年2月思路2：选用01001001作为6进制的状态；

电路(4)

电路(4)

对应的状态图

具体方法：将0100作为预置数，当计数器计到最大值1001时，进位输出信号C反相后接至LD'作为预置数的控制信号；第20页，课件共31页，创作于2023年2月①M=N1×N2先用前面的方法分别接成N1和N2两个计数器。N1和N2间的连接有两种方式：a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的工作状态控制信号（如74160的EP和ET）b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态。2.N<M的情况第21页，课件共31页，创作于2023年2月例：用两片74160接成一百进制计数器解:(1)采用并行进位法低位片高位片说明：当低位片(1)始终处于计数工作状态；低位片(1)计数到1001时，C1=1;下一个时钟信号到达后高位片(2)为计数状态，计入0001，而片(1)计成0000，C1=0。C1第22页，课件共31页，创作于2023年2月例：用两片74160接成一百进制计数器解:(2)采用串行进位法（异步工作）低位片高位片说明：当两片74160的EP=ET=1,始终处于计数工作状态；低位片(1)计数到1001时，C1=1，经反相后使得CLK2=0.下一个时钟信号到达后，低位片(1)计成0000，C1=0，经反相后CLK2

出现上升沿，高位片(2)计入0001。第23页，课件共31页，创作于2023年2月思考：对于M=N1×N2的情况，若M的分解方法不唯一，例如：M=36时，N1=N2=6？N1=9，N2=4？N1=4，N2=9？……第24页，课件共31页，创作于2023年2月②

如果M不可以分解a.整体置零：首先将两片N进制计数器按照最简单方式接成一个大于M进制的计数器，然后采用置零法，将两片N进制计数器同时置零。b.整体置数：首先将两片N进制计数器按照最简单方式接成一个大于M进制的计数器，然后采用置数法，将两片N进制计数器同时置入适当的数据，得到M进制。2.N<M的情况第25页，课件共31页，创作于2023年2月例：用74160接成二十九进制解:(1)采用整体置0法（异步）低位片高位片说明：首先采用并行进位方式连接成100进制；当计数到29时，经门G1译码产生低电平将两片同时置零。存在问题：G1门输出时间极短，可靠性差。另加门G2才能得到进位输出信号。第26页，课件共31页，创作于2023年2月例：用74160接成二十九进制解:(2)采用整体置数法（同步）低位片高位片说明：首先采用并行进位方式连接成100进制；当计数到28状态时，G门译码产生LD‘=0信号。下一个时钟信号到来时，将0000同时置入两片中。与非门G的输出端直接可以作为进位信号。第27页，课件共31页，创作于2023年2月四、移位寄存器型计数器1.环形计数器将移位寄存器首尾相接：即D0=Q3，在时钟作用下，可实现数据循环右移。第28页，课件共31页，创作于2023年2月四、移位寄存器型计数器