门电路及第组合逻辑电路的分析和设计课件

关于门电路及第组合逻辑电路的分析和设计第1页，讲稿共59页，2023年5月2日，星期三1、概述

门电路是用以实现逻辑运算的电子电路，与已经讲过的逻辑运算相对应。

常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等。正逻辑：高电平表示逻辑1、低电平表示逻辑0。负逻辑：高电平表示逻辑0、低电平表示逻辑1。获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态。第2页，讲稿共59页，2023年5月2日，星期三2、获得高低电平的方法及高电平和低电平的含义

第3页，讲稿共59页，2023年5月2日，星期三高电平和低电平为某规定范围的电位值，而非一固定值。10高电平低电平01高电平低电平正逻辑体制负逻辑体制第4页，讲稿共59页，2023年5月2日，星期三3、半导体二极管的开关特性Ui>0.5V时，二极管导通。Ui<0.5V时，二极管截止，iD=0。

IF

0.7

1iD(mA)

uD(V)伏安特性UBR0Ui<0.7V时，二极管截止，iD=0Ui>0.7V时，二极管导通第5页，讲稿共59页，2023年5月2日，星期三ui＝0V时，二极管截止，如同开关断开，uo＝0V。第6页，讲稿共59页，2023年5月2日，星期三ui＝5V时，二极管导通，如同0.7V的电压源，uo＝4.3V。第7页，讲稿共59页，2023年5月2日，星期三2.1二极管与门Y=A·BABY二、基本逻辑门电路第8页，讲稿共59页，2023年5月2日，星期三2.2二极管或门Y=A+B第9页，讲稿共59页，2023年5月2日，星期三uI很小，使uBE＜

Uth时，三极管截止，iB≈0，三极管工作于截止状态，C、E之间不导通。三极管为什么能用作开关？

怎样控制它的开和关？IC(sat)uCEUCE(sat)OiCMNT临界饱和线

饱和区放大区截止区uI=UILuBE+-2.3三极管非门第10页，讲稿共59页，2023年5月2日，星期三三极管的开关作用及其条件

当输入

uI为高电平，使iB≥

IB(sat)时，三极管饱和。

uBE

UCE(sat)0.3V0，C、E间相当于开关合上。

IC(sat)uCEUCE(sat)OiCMNT临界饱和线

饱和区放大区截止区uI=UILuBE+-第11页，讲稿共59页，2023年5月2日，星期三非门电路0110YA非逻辑真值表非门符号1AYUBCEIC0.3V三极管开关状态表达式：饱和导通RC+UCCAY3V0RB第12页，讲稿共59页，2023年5月2日，星期三

要求：理解TTL与非门的组成和工作原理。3、集成逻辑门

(Transistor-TransistorLogic

IntegratedCircuit,TTL)TTL—晶体管-晶体管逻辑集成电路第13页，讲稿共59页，2023年5月2日，星期三第14页，讲稿共59页，2023年5月2日，星期三T1：多发射极晶体管，构成与门电路3.1.1典型TTL与非门电路的结构C1第15页，讲稿共59页，2023年5月2日，星期三输入级倒相级输出级3.1.2、TTL反相器的电路结构和工作原理第16页，讲稿共59页，2023年5月2日，星期三1.输入低电平（0.2V）时三个PN结导通需2.1V0.9V不足以让T2、T5导通T2、T5截止第17页，讲稿共59页，2023年5月2日，星期三1.输入低电平（0.2V）时vovo=5－vR2－vbe4－vD2≈3.6V

输出高电平第18页，讲稿共59页，2023年5月2日，星期三2.输入为高电平（3.4V）时电位被嵌在2.1V全导通vB1=VIH+VON=4.1V发射结反偏VT2C=Ube5+Uce21V截止T2、T5饱和导通第19页，讲稿共59页，2023年5月2日，星期三2.输入为高电平（3.4V）时vo=VCE5≈0.3V输出低电平第20页，讲稿共59页，2023年5月2日，星期三

输入为高电平时，输出为低电平。结论综上所述,该电路实现了“非”逻辑功能,即

因此，输入为低电平时，输出为高电平。第21页，讲稿共59页，2023年5月2日，星期三当有两个输入端A、B时,推广:当有三个输入端A、B、C时,第22页，讲稿共59页，2023年5月2日，星期三3.1.3TTL反相器的主要参数传输延迟时间tviotvoo50%50%tpdHLtpdLH平均传输时间平均传输延迟时间tpd表征了门电路的开关速度。第23页，讲稿共59页，2023年5月2日，星期三标准TTL门输入／输出逻辑电平：输入逻辑低电平UIL为0～0.8V；输入逻辑高电平UIH为2～5V；输出逻辑低电平UOL为0～0.4V；输出逻辑高电平UOH为2.4～5V。

第24页，讲稿共59页，2023年5月2日，星期三0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL电压传输特性曲线标准高电平USH

当uO≥

USH时，则认为输出高电平，通常取USH=3V。标准低电平USL当uO≤

USL时，则认为输出低电平，通常取USL=0.3V。阈值电压UTH转折区中点对应的输入电压，又称门槛电平。USH=3VUSL=0.3VUOFFUONUTH第25页，讲稿共59页，2023年5月2日，星期三3.2CMOS门电路1、MOS管的开关特性在CMOS集成电路中，以金属－氧化物－半导体场效应管（MOS管)作为开关器件。一、MOS管的结构和工作原理PNNGSD金属铝两个N区SiO2绝缘层P型衬底导电沟道第26页，讲稿共59页，2023年5月2日，星期三第27页，讲稿共59页，2023年5月2日，星期三vGS=0时PNNGSDvGSvDSiD=0D、S间相当于两个背靠背的PN结SDB

不论D、S间有无电压，均无法导通，不能导电。第28页，讲稿共59页，2023年5月2日，星期三PNNGSDVDSVGSvGS>0时vGS足够大时（vGS>VGS(th)），形成电场G—B,把衬底中的电子吸引到上表面，除复合外，剩余的电子在上表面形成了N型层（反型层）为D、S间的导通提供了通道。VGS(th)称为阈值电压(开启电压）源极与衬底接在一起N沟道可以通过改变vGS的大小来控制iD的大小。第29页，讲稿共59页，2023年5月2日，星期三当vI=vGS<VGS(th)时，MOS管工作在截止区。D-S间相当于断开的开关，vO≈vDD.特点：

用途：做无触点的、断开状态的电子开关。第30页，讲稿共59页，2023年5月2日，星期三当vI>VGS(th)且vI继续升高时，MOS管工作在可变电阻区。MOS管导通内阻RON很小，D-S间相当于闭合的开关,vO≈0。用途：做压控线性电阻和无触点的、闭合状态的电子开关。特点:管压降vDS

很小。第31页，讲稿共59页，2023年5月2日，星期三MOS管的四种基本类型GSDN沟道耗尽型GSDN沟道增强型第32页，讲稿共59页，2023年5月2日，星期三GSDP沟道增强型GSDP沟道耗尽型在数字电路中，多采用增强型。第33页，讲稿共59页，2023年5月2日，星期三第34页，讲稿共59页，2023年5月2日，星期三第35页，讲稿共59页，2023年5月2日，星期三2、CMOS反相器工作原理PMOS管NMOS管CMOS电路VDDT1T2vIvO（1）电路结构当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管。第36页，讲稿共59页，2023年5月2日，星期三

（a）结构示意图（b）电路图CMOS反相器电路结构SpGPDpDNGNSN第37页，讲稿共59页，2023年5月2日，星期三AuIYuOVDDSGDDGSBVPVNBAuIYuOVDDSGDDGSBVPVNB构成互补对称结构要求VDD>UGS(th)N+｜UGS(th)P｜且UGS(th)N=｜UGS(th)P｜增强型NMOS管开启电压AuIYuOVDDBVPVNBPMOS管衬底接最高电位.增强型PMOS管开启电压（2）CMOS非门的工作原理增强型NMOS管(驱动管)增强型PMOS管(负载管)NMOS管衬底接最低电位。SpGPDpDNGNSN第38页，讲稿共59页，2023年5月2日，星期三VDDTPTNvIvOvI=0（低电平）截止vo=“１”导通SpGPDpDNGNSN第39页，讲稿共59页，2023年5月2日，星期三vI=1(高电平VDD)VDDT1T2vIvO导通vo=“０”截止静态下，无论vI是高电平还是低电平，T1、T2总有一个截止，因此CMOS反相器的静态功耗极小。SpGPDpDNGNSN第40页，讲稿共59页，2023年5月2日，星期三①C＝0、C’＝1，即C端为低电平（0V）、C’端为高电平（＋VDD）时，T1和T2都不具备开启条件而截止。输入和输出之间相当于开关断开一样，呈高阻态。3、CMOS传输门增强型PMOS管，开启电压为低电平增强型NMOS管，开启电压为高电平GGDDSS第41页，讲稿共59页，2023年5月2日，星期三②C＝1、C’＝0，即C端为高电平（＋VDD）、C’端为低电平（0V）时，T1和T2至少有一个导通，输入和输出之间相当于开关接通一样，呈低阻态，vo＝vi。GGDDSS第42页，讲稿共59页，2023年5月2日，星期三双向模拟开关思考：P1588-9第43页，讲稿共59页，2023年5月2日，星期三4、集成门电路的封装：

双列直插式如：TTL门电路芯片（四2输入与非门，型号74LS00

)14脚双列直插外形管脚第44页，讲稿共59页，2023年5月2日，星期三多余输入端的处理接

VCC通过

1~10k电阻接

VCC与有用输入端并接TTL电路输入端悬空时相当于输入高电平，与门和与非门等的多余输入端可悬空，但使用中多余输入端一般不悬空，以防止干扰。第45页，讲稿共59页，2023年5月2日，星期三或门和或非门的多余输入端接逻辑

0,或者与有用输入端并接思考：P1588-10第46页，讲稿共59页，2023年5月2日，星期三1、概述2、组合逻辑电路的分析方法3、组合逻辑电路的设计方法第8章第3节

第3、4点

组合逻辑电路的分析和设计方法第47页，讲稿共59页，2023年5月2日，星期三1、组合逻辑电路的特点与描述方法组合逻辑电路的逻辑功能特点：

没有存储和记忆作用。

组合电路的组成特点：

由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。组合电路的描述方法主要有逻辑表达式、真值表和逻辑图等。第48页，讲稿共59页，2023年5月2日，星期三组合逻辑电路的框图

组合逻辑电路在电路结构上不包含存储单元，仅仅是由各种门电路组成，第49页，讲稿共59页，2023年5月2日，星期三2、组合逻辑电路的分析方法组合逻辑电路图写出逻辑表达式分析方法步骤：化简说明功能列真值表已知逻辑电路说明逻辑功能分析目标：第50页，讲稿共59页，2023年5月2日，星期三逻辑图逻辑表达式11最简表达式22从输入到输出逐级写出化简第51页，讲稿共59页，2023年5月2日，星期三最简与或表达式3真值表34电路的逻辑功能

当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。

所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。400010111第52页，讲稿共59页，2023年5月2日，星期三P1588-17第53页，讲稿共59页，2023年5月2日，星期三3、组合逻辑电路的基本设计方法设计思路：基本步骤：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。分析设计要求→列出真值表→求最简输出逻辑式→画逻辑图→工艺设计。首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值0，何时取值1)

。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。第54页，讲稿共59页，2023年5月2日，星期三组合逻辑电路设计举例[例]设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，则提案通过，但A具有否决权。用与非门实现。解：(1)分析设计要求，列出真值表设A、B、C

同意提案时取值为1，不同意时取值为0；Y表示表决结果，提案通过则取值为1，否则取值为0。可得