硬件工程师测试题

硬件工程师测试题1/2硬件工程师测试题（共4页）姓名出生日期性别学历专业何时毕业于何校现住址联系电话任振飞1990.0101男硕士控制科学与工程2016.04哈尔滨工程大学青岛黄岛区隐珠街道奥海园以下试题仅供考核应聘者对基础知识的掌握能力，并非录用标准。测试通过后是面试，会与你进一步交流更多的内容。希望你独立完成，以免浪费彼此时间。如图：已知A点电压为12V，问VB＝10V、VC＝8V、VD＝4V。如图：已知4组电池电压相等，4个电阻阻值相同，R上的功耗为1W。问R2，R3，R4功耗分别为4W、9W、16W。3、如图：已知两个电容的容量相等，两个电阻的阻值相等，且在正弦波信号源的频率上，容抗等于感抗等于电阻（即XC＝XL＝R），用示波器观察A点波形为图VA，请问VB的相位超前90，幅度0.707Va；VC的相位0，幅度Va。或将B，C点波形绘出。硬件工程师测试题全文共7页，当前为第1页。硬件工程师测试题全文共7页，当前为第1页。如图：A点波形为5KHz方波，周期为0.2ms，1K×0.01μF＝0.01ms，100K×0.01μF＝1ms，请将B—C点波形绘出。5、如图：已知6支晶体管的型号为3DG6(或9013)，放大倍数β＝100，A点电压为12V，问VB＝11.3V、VC＝0V、VD＝0.7V、VE＝5.5V、VF＝12V。6、已知如图：问A点电压VA＝-3V、VB＝-6V、VC＝-9.75V。7、画出一个状态机（自动售签字笔，单价2元，每次售1支，投币只投1元或5角）根据题意，可分析出状态机的状态包括：S0（00001）：初始状态，未投币或已取商品S1（00010）：投币5角硬件工程师测试题全文共7页，当前为第2页。S2（00100）：投币1元硬件工程师测试题全文共7页，当前为第2页。S3（01000）：投币1.5元S4（10000）：投币2元或以上状态转换如下：8、用门电路（与、或、非门）设计2－4译码器的电路9、用D触发器设计二分频电路硬件工程师测试题全文共7页，当前为第3页。硬件工程师测试题全文共7页，当前为第3页。10、什么是同步逻辑和异步逻辑整个设计中只有一个全局时钟为同步逻辑，多时钟系统逻辑设计为异步逻辑11、如图：CLK周期为Tclk，忽略CLK到D1和D2的时间差。假设触发器D1的输出延迟为0，D1和D2之间组合逻辑电路的最大延迟为Tmax，最小为Tmin。问：触发器D2的建立时间Ts和保持时间Th应满足什么条件？Ts<Tclk-TmaxTh<Tmin12、简述你所了解的处理器都有哪些？各自特点分别是什么？CX20774:USB编解码器、集成DSP和三色PWMLED驱动器、2.0全速、单端Mic输入、单端Speaker输出、立体声、支持UARTI2C以及I2S通信MT2601：集成Bluetooth、WLAN和GPS模块，该芯片集成了一个双核ARMCortex-A7MPCoreTM，支持各种引导接口，包括eMMC和32位LPDDR2。相关接口可用于与相机、触摸屏显示器、MMC/SD卡等外围设备连接。硬件工程师测试题全文共7页，当前为第4页。13、请用方框图画出你熟悉的嵌入式系统的硬件框图，并简述其功能及用途。硬件工程师测试题全文共7页，当前为第4页。该项目是美国某知名通讯公司委托我司自主研发设计的一款有线单双耳话务耳机，该产品控制器基于科胜讯CX20774平台设计与耳机结合实现各种状态下的指示灯显示以及通话、静音和音量加减等基本功能，该产品可应用于电脑以及座机。14、列举你所熟悉的常用通信接口。I2CSPII2SUART15、DDR2布线要注意哪些？（提示：从PCB层叠、信号分组、线长、线间距、阻抗等方面来分析说明）信号分组：    硬件工程师测试题全文共7页，当前为第5页。 DDR2的布线中习惯把信号分成若干组来进行设计，分成同组的信号具有相关或者相似的信号特性。     硬件工程师测试题全文共7页，当前为第5页。时钟组：差分时钟信号，每一对信号都是同频同相的。ckp0和ckn0为一对。     数据组：对主板64位DDR2内存来说数据每8位（也就是一个byte）为一组可以分为八组，数据dq[0:7]、数据掩码dqm0、数据选通差分信号dqsp0和dqsn0为一组，以此类推。同个数据组的信号应该在同一个信号层上走线，换层也应该一起换，为了方便在同一个信号层走线可以将数据位互换。比如dq2信号在走线的时候发现如果按照原理图来走线会跟dq4交错，这样就不得不换层走线，我们通过互换数据位就可以使信号走同层，对内存来说每一位存进什么内容读出也是什么内容，互换不会受影响，但是互换的条件必须是在同一组内8个bit之间。     地址/命令组：MA[0:14]、BA0、BA1、BA2、RAS、CAS、WE     控制组：时钟使能CKE、片选CS、终端电阻选通ODT为一组，对内存条来说DIMM0用到了CKE0、CKE1、CS0、CS1、ODT0、ODT1。做板载内存设计的时候，可以只用CKE0、CS0、ODT0，控制4片16位的内存芯片。PCB叠层：     对六层板来说一般的叠层都是top、GND、singnal2、singnal3、POWER、bottom，信号一般情况下以GND为参考平面比较好。走线的阻抗由走线宽度、走线的铜箔厚度、走线到参考平面的距离、参考平面的铜箔厚度和板介质材料决定，PCB设计的时候应该遵守CPU厂家阻抗设计要求来设置叠层。一般PCB设计软件也能计算阻抗，找PCB生产厂家了解了板材介质厚度的资料后可以自行设计叠层、线宽。地址/命令信号、控制信号可以以1.8V内存工作电压为参考平面。长度控制：     对DDR2这种高频的信号来说走线长度应该计算到CPU核心，这就引入了一个叫封装长度的概念。硅晶元经过物理化学的方法刻蚀而成CPU核心，再将CPU核心封装到一块小的PCB基板上就成了我们常见的CPU。那块小的PCB上管脚到CPU核心的走线长度被称为封装长度。      到同一行列（rank）内存的时钟长度应该控制在正负5mil以内。      硬件工程师测试题全文共7页，当前为第6页。同一个数据组内所有走线长度控制在数据选通信号DQS的正负20mil范围内为宜，不同数据组之间长度可以不同，但是应该控制在时钟信号的正负500mil以内。     硬件工程师测试题全文共7页，当前为第6页。地址/命令组信号长度控制不是特别严格，INTEL凌动N450要求控制在时钟信号负500mil到正1000mil以内。也就是说最长和最短的信号可以相差1500mil，但是布线的时候还是尽量把信号长度差缩小比较好。布线的时候这组信号长度完全相等也没有问题，但是这样占用的PCB空间也大，花费的时间也多。如果地址/命令信号长度超出时钟信号几千mil，那就需要在BIOS固件中好好调节了。控制在CPU要求的范围内，需要做板载内存的时候只需要配置好内存SPD就可以了。     控制组信号长度控制要求和地址/命令组信号的要求类似，设计的时候应该按照CPU厂家的要求来做，INTEL凌动N450要求控制在时钟信号0mil到正1000mil以内。走线间距：     硬件工程师测试题全文共7页，当前为第7页。一般来说走线都应该按照3W原则来走线，也就是同一个平面上线与线的间距为3倍线的宽度。但