网络工程师培训指南

网络工程师培训指南第一页，共一百零六页，编辑于2023年，星期三考试介绍-考试设置

计算机

软件

计算机

网络

计算机

应用技术信息系统信息服务

高级资格

系统分析师网络规划设计师信息系统项目管理师系统架构设计师系统规划与管理师中级资格

软件评测师软件设计师软件过程能力评估师

网络工程师

多媒体应用设计师嵌入式系统设计师计算机辅助设计师电子商务设计师

系统集成项目管理工程师信息系统监理师数据库系统工程师信息安全工程师

信息系统管理工程师信息技术支持工程师初级资格

程序员网络管理员

多媒体应用制作技术员

电子商务技术员信息系统运行管理员网页制作员信息处理技术员

第二页，共一百零六页，编辑于2023年，星期三考试介绍网络工程师考试分为上午、下午两场，时间均为150分钟，均为笔试上午试题侧重基础知识，都是必做的选择题（客观题），一共75空，每空1分，满分75分，每个空可从供选择的答案中选出下午试题侧重技能运用，均是主观题，应按照试题要求叙述解答，一般为5题，每题15分，满分也是75分第三页，共一百零六页，编辑于2023年，星期三考试大纲网络工程师考试大纲第四页，共一百零六页，编辑于2023年，星期三考点1.1计算机中数据的表示及运算

一、机器数和码制各种数据在计算机中的表示形式称为机器数，其特点是采用二进制计数制，数的符号用0、1表示，小数点则隐含表示而不占位置。真值是机器数所代表的实际数值。机器数有无符号数和带符号数两种。无符号数表示正数，没有符号位。对无符号数，若约定小数点的位置在机器数的最低位之后，则是纯整数；若约定小数点位置在最高位之前，则是纯小数。带符号数的最高位是符号位，其余位表示数值，同样，若约定小数点的位置在机器数的最低位之后，则是纯整数；若约定小数点位置在最高数值位之前（符号位之后），则是纯小数。为方便运算，带符号的机器数可采用原码、反码和补码等不同的编码方法，这些编码方法称为码制。第五页，共一百零六页，编辑于2023年，星期三1．原码表示法数值X的源码记为[X]原，最高位为符号位，表示该数的符号，“0”表示正数，“1”表示负数，而数值部分仍保留着其真值的特征。2．反码表示方法反码的符号的表示法与原码相同。正数的反码与正数的原码形式相同；负数的反码符号位仍为1，数值部分通过将负数原码的数值部分各位取反（0变1，1变0）得到。3．补码表示法正数的补码与原码相同；负数的补码是反码末位+1（丢弃最高位向上的进位），它是最适合进行数字加减运算的数字编码。第六页，共一百零六页，编辑于2023年，星期三二、定点数与浮点数1．定点数定点数是小数点的位置固定不变的数。通常采用两种简单的约定：将小数点的位置固定在数据的最高位之前，或者固定在最低位之后。前者为定点小数，后者为定点整数。当数据小于定点数能表示的最小值时，计算机将它们作0处理，称为“下溢”；大于定点数能表示的最大值时，称为“上溢”，统称为“溢出”。2．浮点数一个机器浮点数由阶码和尾数及其符号位组成，其中：尾数决定精度，阶码决定表示范围，最适合表示浮点数阶码的数字编码是移码。第七页，共一百零六页，编辑于2023年，星期三1．机器数的加减运算在计算机中，通常只设置加法器，减法运算要转换为加法运算来实现。机器数的加、减法运算一般用补码来实现，其运算方法如下：[X±Y]补→[X]补+[±Y]补2．机器数的乘除运算在计算机中实现乘除运算，主要有3种方法：（1）纯软件方案，乘除运算通过程序来完成。该方法速度很慢。（2）通过增加少量的实现左右移位的逻辑电路来实现。（3）通过专用的硬件阵列乘法器（或除法器）来实现。第八页，共一百零六页，编辑于2023年，星期三3．浮点运算（1）浮点加减运算完成浮点数加减法有5个基本步骤：对阶、尾数加减、规格化、舍入和检查溢出。（2）浮点乘除运算浮点数相乘：其积的阶码等于两乘数的阶码之和，尾数等于两乘数的尾数之积，数符由两乘数的数符按逻辑异或求出。浮点数相除：其商的阶码等于被除数的阶码减去除数的阶码，尾数等于被除数的尾数除以除数的尾数，数符由两除数的数符按逻辑异或求出。第九页，共一百零六页，编辑于2023年，星期三四、校验码

通常使用校验码的方法来检测传送的数据是否出错。基本思想是把数据可能出现的编码分为两类：合法编码和错误编码。合法编码用于传送数据，错误编码是不允许在数据中出现的编码。校验码中有一个重要概念是码距。所谓码距是指一个编码系统中任意两个合法编码之间至少有多少个二进制位不同。1．奇偶校验码奇偶检验通过在编码中增加一位来使编码中1的个数为奇数（奇校验）或者为偶数（偶校验），从而使码距变为2。对于奇（偶）校验码，能检查出代码信息中奇（偶）数位出错的情况，而错在哪些位却不能检查出来。也就是说它只能发现错误，但不能校正错误。奇偶校验能够发现大约50%的突发错误。若有奇数个比特位改变了，奇偶校验就能够检测出该错误；若有偶数个比特位改变了，奇偶校验就不能够检测出该错误。对于计算机网络来说，50%的准确率是不够的。2．海明码海明码是利用奇偶性来检错和校验的方法。其构成方法是：在数据位之间插入k个校验位，通过扩大码距来实现检错和纠错。3．循环冗余校验码循环冗余校验码（CRC）由两部分组成，左边为信息码（数据），右边为校验码。若CRC码的字长为n，信息码占k位，则校验码就占n-k位。校验码是由信息码产生的，校验位越长，校验能力就越强。在求CRC编码时，采用的是模2运算。

第十页，共一百零六页，编辑于2023年，星期三【试题1-1】2010年11月真题2若计算机采用8位整数补码表示数据，则（2）运算将产生溢出。（2）A.-127+1

B.-127-1

C.127+1

D.127-1第十一页，共一百零六页，编辑于2023年，星期三【试题1-2】2010年5月真题5若某整数的16位补码为FFFFH（H表示十六进制），则该数的十进制值为（5）。（5）A.0B.-1C.D.第十二页，共一百零六页，编辑于2023年，星期三【试题1-3】2009年11月真题3以下关于校验码的叙述中，正确的是?（3）?。A.海明码利用多组数位的奇偶性来检错和纠错B.海明码的码距必须大于等于1C.循环冗余校验码具有很强的检错和纠错能力D.循环冗余校验码的码距必定为1第十三页，共一百零六页，编辑于2023年，星期三【试题1-4】2009年5月真题3

计算机中常采用原码、反码、补码和移码表示数据，其中，±0编码相同的是（3）。A.原码和补码B.反码和补码C.补码和移码D.原码和移码第十四页，共一百零六页，编辑于2023年，星期三【试题1-5】2008年11月真题2

计算机在进行浮点数的相加（减）运算之前先进行对阶操作，若x的阶码大于y的阶码，则应将（2）。A.x的阶码缩小至与y的阶码相同，且使x的尾数部分进行算数左移B.x的阶码缩小至与y的阶码相同，且使x的尾数部分进行算数右移C.y的阶码扩大至与x的阶码相同，且使y的尾数部分进行算数左移D.y的阶码扩大至与x的阶码相同，且使y的尾数部分进行算数右移第十五页，共一百零六页，编辑于2023年，星期三考点1.2

计算机组成和中央处理器CPU

一、计算机组成计算机主要由中央处理器、存储器和输入/输出设备组成，如图1-2所示。

第十六页，共一百零六页，编辑于2023年，星期三二、中央处理器中央处理器，即CPU，是运算器和控制器的合称。1．CPU的功能（1）程序控制：CPU通过执行指令来控制程序的执行顺序。（2）操作控制：一条指令功能的实现需要若干操作信号来完成，CPU产生每条指令的操作信号并将其送往不同的部件，控制相应部件的操作。（3）时序控制：CPU通过时序电路产生的时钟信号进行定时，以控制各种操作按指定时序进行。（4）数据处理：完成对数据的加工处理。第十七页，共一百零六页，编辑于2023年，星期三2．CPU的组成微处理器是计算机的核心部件，包括运算器、控制器、寄存器组3大部分，一般被集成在一个大规模集成芯片上，具有计算、控制、数据传送、指令译码及执行等重要功能，它直接决定了计算机的主要性能。各主要功能部件介绍如下：第十八页，共一百零六页，编辑于2023年，星期三1）运算器运算器主要完成算术运算、逻辑运算和移位操作，主要部件有算术逻辑单元ALU、累加器ACC、标志寄存器、寄存器组、多路转换器和数据总线等。（2）控制器控制器实现指令的读入、寄存、译码和在执行过程有序地发出控制信号。控制器主要由指令寄存器IR、程序计数器PC、指令译码器、状态/条件寄存器、时序产生器、微操作信号发生器组成。第十九页，共一百零六页，编辑于2023年，星期三程序计数器（PC）：当程序顺序执行时，每取出一条指令，PC内容自动增加一个值，指向下一条要取的指令。指令寄存器：用于寄存当前正在执行的指令。指令译码器：用于对当前指令进行译码。状态/条件寄存器：用于保存指令执行完成后产生的条件码。另外还保存中断和系统工作状态等信息。时序部件：用于产生节拍电位和时序脉冲。微操作信号发生器：根据指令提供操作信号，时序产生器提供时序信号。第二十页，共一百零六页，编辑于2023年，星期三（3）寄存器

寄存器用于暂存寻址和计算过程的信息。CPU中的寄存器通常分为存放数据的寄存器、存放地址的寄存器、存放控制信息的寄存器、存放状态信息的寄存器和其他寄存器等类型。累加器：是一个数据寄存器，在运算过程中暂时存放被操作数和中间运算结果。通用寄存器组：是CPU中的一组工作寄存器。运算时，用于暂存操作数或地址。标志寄存器：也称状态寄存器，它用于记录运算中产生的标志信息。指令寄存器：用于存放正在执行的指令。地址寄存器：包括程序设计器、堆栈指示器、变址寄存器、段地址寄存器等。其他寄存器：如用于程序调试的“调试寄存器”、用于存储管理的“描述符寄存器”等第二十一页，共一百零六页，编辑于2023年，星期三1．流水线技术原理

流水线技术把CPU的一个操作进一步分解成多个可以单独处理的子操作（如取指令、指令译码、取操作数、执行），使每个子操作在一个专门的硬件站上执行，这样一个操作需要顺序地经过流水线中多个站的处理才能完成。在执行的过程中，前后连续的几个操作可以依次流入流水线中，在各个站间重叠执行。第二十二页，共一百零六页，编辑于2023年，星期三2．流水线处理机的主要指标设某流水线技术分为n个基本操作：操作时间分别是，（1）操作周期：取决于基本操作时间最长的一个，即操作周期为：

（2）吞吐率：流水线的吞吐率为：

（3）流水线的建立时间：即第一条指令完成的时间：

（4）执行m条指令时间第二十三页，共一百零六页，编辑于2023年，星期三【试题1-6】2010年11月真题3编写汇编语言程序时，下列寄存器中，程序员可访问的是（3）。（3）A．程序计数器（PC）B．指令寄存器（IR）C．存储器数据寄存器（MDR）D．存储器地址寄存器（MAR）第二十四页，共一百零六页，编辑于2023年，星期三【试题1-7】2009年11月真题1以下关于CPU的叙述中，错误的是?（1）?

。A．CPU产生每条指令的操作信号并将操作信号送往相应的部件进行控制B．程序控制器PC除了存放指令地址，也可以临时存储算术/逻辑运算结果C．CPU中的控制器决定计算机运行过程的自动化D．指令译码器是CPU控制器中的部件第二十五页，共一百零六页，编辑于2023年，星期三【试题1-8】2009年5月真题4若每一条指令都可以分解为取指、分析和执行三步。己知取指时间t取指＝4△t，分析时间t分析＝3△t，执行时间t执行＝5△t。如果按串行方式执行完100条指令需要（2）△t。如果按照流水方式执行，执行完100条指令需要（3）△t。（2）A.1190 B.1195 C.1200D.1205（3）A.504 B.507 C.508D.510第二十六页，共一百零六页，编辑于2023年，星期三【试题1-9】2008年11月真题3在CPU中，（3）可用于传送和暂存用户数据，为ALU执行算数逻辑运算提供工作区。A.程序计数器B.累加寄存器C.程序状态寄存器D.地址寄存器第二十七页，共一百零六页，编辑于2023年，星期三【试题1-10】2008年5月真题2

现有四级指令流水线，分别完成取指、取数、运算、传送结果四步操作。若完成上述操作的时间依次为9ns、10ns、6ns、8ns。则流水线的操作周期应设计为（2）ns。A.6B.8C.9D.10第二十八页，共一百零六页，编辑于2023年，星期三【试题1-12】2007年5月真题1

（1）不属于计算机控制器的部件。A.指令寄存器IRB.程序计数器PCC.算术逻辑单元ALUD.程序状态寄存器PSW第二十九页，共一百零六页，编辑于2023年，星期三试题1-13】2006年11月真题3

设指令由取指、分析、执行3个子部件完成，每个子部件的工作周期均为△t，采用常规标量单流水线处理机。若连续执行10条指令，则共需时间（3）△t。A.8B.10C.12D.14第三十页，共一百零六页，编辑于2023年，星期三考点1.3

存储系统（1）一、存储器的层次结构大多数计算机都采用3层存储器层次结构，如图1-4所示。但一些简单的计算机没有高速缓存。第三十一页，共一百零六页，编辑于2023年，星期三二、主存储器

主存储器简称内存或主存，用来存放当前正在使用或随时要使用的数据和程序，CPU可直接访问。1．主存的种类主存一般由RAM和ROM这两种工作方式的存储器组成，其绝大部分存储空间由RAM构成。（1）RAM随机存储器：也叫读写存储器，内容可改变，在加电时，可随时向存储器中写或读信息，一旦停电，信息全部丢失，可分两类：静态RAM（SRAM）：利用触发器的两个稳态来表示所存储的“0”和“1”，不需要周期性地刷新。动态RAM（DRAM）：用半导体器件中分布电容上有无电荷来表示“1”和“0”。因为保存在分布电容上的电荷会随着电容器的漏电而逐渐消失，所以需要周期性地给电容充电，称为刷新。（2）ROM只读存储器：所存储的信息由生产厂家在生产时一次性写入，使用时只能读出，不能写入，断电后信息不会丢失。第三十二页，共一百零六页，编辑于2023年，星期三2．主存的组成主存储器一般由地址寄存器、数据寄存器、存储体、控制线路和地址译码电路等部分组成（1）地址寄存器（MAR）：用来存放要访问的存储单元的地址码，其位数决定了其可寻址的存储单元的个数M，即M=2N。（2）数据寄存器（MDR）：用来存放要写入存储体中的数据或从存储体中读取的数据。（3）存储体：存放程序和数据的存储空间。（4）译码电路：根据地址译码器中的地址码在存储体中找到相应的存储单元。（5）控制线路：根据读写命令控制主存储器各部分的相应操作。第三十三页，共一百零六页，编辑于2023年，星期三3．性能指标（1）存储容量：每个内存储单元都有一个地址，对内存的读、写操作都要给出地址来选择具体单元。在微机系统中内存是以字节作为一个单元的，在不同字长的系统中，一次可以对2个、4个或8个单元访问。存储容量的表示：用字数或字节数（B）来表示，如64K字、512KB、10MB。外存中为了表示更大的存储容量，采用MB、GB、TB等单位。其中1KB=210B，1MB=220B，1GB=230B，1TB=240B。B表示字节，一个字节定义为8个二进制位，所以计算机中一个字的字长通常为8的倍数。（2）存取时间：从启动一次存储器操作到完成该操作所经历的时间。（3）存储周期：连续启动两次独立的存储器操作（如连续两次读操作）所需间隔的最小时间。通常，存储周期略大于存储时间，其时间单位为ns。（4）存储器带宽：每秒钟能访问的bit数，记作Bm。设每个存取周期存取数据位为Wb，则Bm=Wb/Tm。第三十四页，共一百零六页，编辑于2023年，星期三4．存储器的构成由于存储器芯片的容量是有限的，在字数或字长方面与实际存储器的要求都有很大差距，可以通过字向和位向两方面进行扩充。假设一个存储器的容量为M×N位，若使用m×n位的芯片（m≤M，n≤N)，此时共需要(M/m)×(N/n)个存储器芯片。第三十五页，共一百零六页，编辑于2023年，星期三三、相联存储器（CAM）一种按内容寻址的存储器。其工作原理就是把数据或数据的某一部分作为关键字，将该关键字与存储器中的每一单元进行比较，找出存储器中所有与关键字相同的数据。四、Cache1．Cache的基本原理Cache即高速缓冲存储器，为了解决CPU和主存之间速度匹配问题而设置。它是介于CPU和主存之间的小容量存储器，存取速度比主存快。其改善系统性能的依据是程序的局部性原理。CPU运行程序的过程是周而复始地取出指令，解释指令和执行指令的过程。在一段相对较短的时间内，CPU执行程序所使用的内存单元是相对集中或小批簇集于相邻的存储单元中。例如执行循环程序，会重复地使用到某一存储空间的指令，这就是CPU运行程序的局部性原理。CPU每次访问存储器时，都先访问高速缓存，若访问的内容在高速缓存中，访问到此为止；若不然，再访问主存储器，并把有关内容及相关数据块取入高速缓存。这样，如果大部分针对高速缓存的访问都能成功，则在主存储器容量保持不变的情况下，访存速度可接近高速缓存的存取速度，这无疑可提高微机的运行速度。第三十六页，共一百零六页，编辑于2023年，星期三2．Cache的组成Cache主要由两部分组成：控制部分和存储器部分。Cache存储器部分用来存放主存的部分拷贝。控制部分的功能是：判断CPU要访问的信息是否在Cache存储器中，若在即为命中，若不在则没有命中第三十七页，共一百零六页，编辑于2023年，星期三3．性能分析（1）命中率：在Cache中访问到信息的概率，一般用模拟实验的方法得到。选择一组有代表性的程序，在程序执行过程中分别统计对Cache的访问次数N1和对主存的访问次数，则Cache的命中率为：。（2）平均实际存取时间：可以用Cache和主存的访问周期和命中率H来表示：。当命中率H→1时，T→T1，即平均实际存取时间T接近于速度比较快的Cache的访问周期。（3）访问效率：为。

第三十八页，共一百零六页，编辑于2023年，星期三4．地址映像

当CPU访问内存时，用的是访问主存的地址，由该地址变为访问Cache的地址称为“地址变换”。变换过程采用硬件实现，以达到快速访问的目的。地址映像方式有：全相联方式、直接方式和组相联方式。（1）全相联映像方式：为便于主存和Cache之间的数据传送，应使主存和Cache每个数据块的大小相同。我们把Cache的数据块称为行，把主存的数据块称为块。全相联映像方式的映像原则是主存中任何一块均可装入到Cache中的任一行中。为能实现访存地址的变换，主存的块地址存于Cache行的标记部分中，这就使得地址变换结构可由相联存储器担任。（2）直接映像方式：主存按Cache的大小分成区，主存每一个分区内的块数与Cache的总块数正好相等，把主存各个区中相对块号相同的那些块映像到Cache中同一块号的那个确定块中。（3）组相联映像方式：规则是把Cache分成u组，每组v行，主存块存放到Cache的组是固定的，而存放到该组的行是任意的，即组间是直接映像，组内是全相联映像。第三十九页，共一百零六页，编辑于2023年，星期三五、磁盘存储器磁盘存储器是外存中最常用的存储介质，存取速度较快且具有较大的存储容量，分为软盘和硬盘存储器。1．磁盘性能和容量计算（1）存储密度道密度：沿磁盘半径方向单位长度上的磁道数，单位为道/英寸。位密度：磁道单位长度上能记录的二进制代码位数，单位为位/英寸。面密度：位密度和道密度的乘积，单位为位/平方英寸。第四十页，共一百零六页，编辑于2023年，星期三（2）存储容量：有非格式化容量和格式化容量之分。非格式化容量：磁记录表面可以利用的磁化单元总数，计算公式为：非格式化容量＝最大位密度×最内圈周长×总磁道数格式化后容量：按照某种特定的记录格式所能存储信息的总量，也就是用户可以真正使用的容量，计算公式为：格式化容量=每面磁道数×每道扇区数×每个扇区字节数×盘面数（3）平均存取时间：从发出读写命令后，磁头从某一起始位置移动至新的记录位置，到开始从盘片表面读出或写入信息所需要的时间。计算公式为：平均存取时间=控制延迟+找道时间+旋转延迟+传输延迟（4）数据传输率：在单位时间内向主机传送数据的字节数。计算公式为：平均数据传输率＝内圈周长×位密度×盘片转速第四十一页，共一百零六页，编辑于2023年，星期三2．光盘存储器光盘存储器的特点是存储量大、价位低、可靠性高、寿命长。特别适用于图像处理、大型数据库系统、多媒体教学等领域。光盘有音频光盘、视频光盘和计算机用数字光盘之分。按其功能不同，可分为CD-ROM（只读型光盘）、WORM（可写一次型光盘）和可重写型光盘。3．USB移动硬盘和USB闪存盘USB移动硬盘容量大，支持热插拔，即插即用。USB闪存盘又称为优盘，是使用闪存作为存储介质的一种半导体存储设备，采用USB接口标准。根据不同的使用要求，优盘还有基本型、加密型、启动型等类型。第四十二页，共一百零六页，编辑于2023年，星期三【试题1-14】2009年11月真题4

以下关于Cache的叙述中，正确的是（4）。A．在容量确定的情况下，替换算法的时间复杂度是影响Cache命中率的关键因素B．Cache的设计思想是在合理成本下提高命中率C．Cache的设计目标是容量尽可能与主存容量相等D．CPU中的Cache容量应该大于CPU之外的Cache容量第四十三页，共一百零六页，编辑于2023年，星期三【试题1-15】2009年5月真题1（1）是指按内容访问的存储器。A.虚拟存储器B.相联存储器C.高速缓存（Cache）D.随机访问存储器第四十四页，共一百零六页，编辑于2023年，星期三【试题1-16】2008年11月真题5

Cache用于存放主存数据的部分拷贝，主存单元地址与Cache单元地址之间的转换工作由（5）完成。A.硬件B.软件C.用户D.程序员第四十五页，共一百零六页，编辑于2023年，星期三试题1-17】2008年5月真题3

内存按字节编址，地址从90000H到CFFFFH，若用存储容量为16K×8bit的存储器芯片构成该内存，至少需要（3）片。A.2B.4C.8D.16第四十六页，共一百零六页，编辑于2023年，星期三【试题1-18】2007年11月真题4若内存地址区间为4000H～43FFH，每个存贮单元可存储16位二进制数，该内存区域由4片存储器芯片构成，则构成该内存所用的存储器芯片的容量是（4）。A.512×16bitB.256×8bitC.256×16bitD.1024×8bit第四十七页，共一百零六页，编辑于2023年，星期三【试题1-19】2007年5月真题2

在CPU与主存之间设置高速缓冲器Cache，其目的是为了（2）。A.扩大主存的存储容量B.提高CPU对主存的访问效率C.既扩大主存容量又提高存取速度D.提高外存储器的存取速度第四十八页，共一百零六页，编辑于2023年，星期三【试题1-20】2006年11月真题1

若内存按字节编址，用存储容量为32K×8比特的存储器芯片构成地址编号A0000H至DFFFFH的内存空间，则至少需要（1）片。A.4B.6C.8D.10第四十九页，共一百零六页，编辑于2023年，星期三【试题1-21】2006年5月真题1~2

高速缓存Cache与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为4块，每块1MB，主存容量为256MB。若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高速缓存的命中率为（1）％。若地址变换表如下所示，则主存地址为8888888H时，高速缓存地址为（2）第五十页，共一百零六页，编辑于2023年，星期三（1）A．90B．95C．97D．99（2）A．488888B．388888C．288888D．188888第五十一页，共一百零六页，编辑于2023年，星期三考点1.4

输入输出系统一、接口的功能及分类1．I/O接口接口又称为界面，指两个相对独立子系统之间的相连部分。用于连接主机和I/O设备的这个转换机构就是I/O接口电路。I/O接口的主要功能如下：地址译码功能。在主机和I/O设备间交换数据、控制命令及状态信息等。支持主机采用程序查询、中断、DMA等访问方式。提供主机和I/O设备所需的缓冲、暂存、驱动能力。进行数据的类型、格式等方面的转换。第五十二页，共一百零六页，编辑于2023年，星期三2．接口的分类（1）按数据的传送格式分为并行接口和串行接口。（2）按主机访问I/O设备的控制方式，可分为程序查询接口、中断接口、DMA接口以及通道控制器、I/O处理机等。（3）按时序控制方式可分为同步接口和异步接口。第五十三页，共一百零六页，编辑于2023年，星期三二、I/O端口的寻址1．独立的I/O寻址方式I/O设备的端口地址空间与存储器地址空间是完全分开、相互独立的。CPU使用分开的控制信号来区分是对存储器寻址还是对I/O寻址。对I/O设备的管理是使用专门的输入和输出指令来实现数据的传送。2．存储器映像I/O寻址方式将外围设备的一个端口作为存储器的一个单元来对待，每一个外设端口占用存储器的一个地址单元。存储器与I/O设备之间唯一的区别是所占用的地址不同，一般指定I/O端口占用地址线最高位为“1”的地址空间。对I/O设备的管理，是利用对存储器的存储单元进行操作的指令来实现数据传送的。CPU确定是对存储器还是对I/O端口进行访问通过地址总线的最高位状态（“1”或“0”）以及读、写控制信号（RD和WR）来实现。第五十四页，共一百零六页，编辑于2023年，星期三三、接口的控制方式1．直接程序控制（1）程序查询方式在这种方式下，CPU通过执行程序查询外设的状态，判断外设是否准备好进行数据传送。（2）立即程序传送方式在这种方式下，I/O接口总是准备好接收来自主机的数据，或随时准备向主机输入数据，CPU无须查看接口的状态，而直接执行输入/输出指令进行数据传送。这种方式又称为无条件传送或同步传送。2．中断方式当出现来自系统外部，机器内部，甚至处理机本身的任何例外时，CPU暂停执行现行程序，转去处理这些事件，等处理完成后再返回来继续执行原先的程序。中断处理过程为：（1）CPU收到中断请求信号后，如果CPU的中断允许触发器为1，则在当前指令执行完成后，响应中断。（2）CPU保护好被中断的主程序的断点及现场信息。（3）CPU根据中断类型码从中断向量表中找到对应的中断服务程序的入口地址，并进入中断服务程序。（4）中断服务程序执行完毕后，CPU返回中断点处继续执行刚才被中断的程序。第五十五页，共一百零六页，编辑于2023年，星期三3．DMA（直接存储器存取）方式DMA方式不是用软件而是采用一个专门的控制器来控制内存与外设之间的数据交流，无须CPU介入，可大大提高CPU的工作效率。工作过程大致如下：（1）向CPU申请DMA传送。（2）获CPU允许后，DMA控制器接管系统总线的控制权。（3）在DMA控制器的控制下，在存储器和外部设备之间直接进行数据传送，在传送过程中不需要中央处理器参与。开始时需提供要传送的数据的起始地址和数据长度。（4）传送结束后，向CPU返回DMA操作完成信号。4．I/O通道通道又称输入/输出处理器（IOP），目的使CPU摆脱繁重的输入输出负担和共享输入输出接口，多用于大型计算机系统中。根据多台外围设备共享通道的不同情况，可将通道分为三种类型：字节多路通道、选择通道和数组多路通道。第五十六页，共一百零六页，编辑于2023年，星期三【试题1-22】2010年11月真题1在输入输出控制方法中，采用（1）可以使得设备与主存间的数据块传送无需CPU干预。（1）A．程序控制输入输出B．中断C．DMAD．总线控制【试题1-23】2008年11月真题4关于在I/O设备与主机间交换数据的叙述，（4）是错误的。A.中断方式下，CPU需要执行程序来实现数据传送任务B.中断方式和DMA方式下，CPU与I/O设备都可同步工作C.中断方式和DMA方式中，快速I/O设备更适合采用中断方式传递数据D.若同时接到DMA请求和中断请求，CPU优先响应DMA请求第五十七页，共一百零六页，编辑于2023年，星期三考点1.5

总线系统一、总线的定义与分类总线是连接多个设备的信息传送通道，是一组信号线。一般可分为芯片内总线、元件级总线、内总线、外总线。（1）内总线内总线又称系统总线，是计算机各组成部分（CPU、内存和外设接口）间的连接。系统总线信号按功能可分为三类：地址总线、数据总线、控制总线。常见的内总线标准有：ISA总线（IndustryStandardArchitecture）：数据线16，地址线24。EISA总线（EnhancedIndustryStandardArchitecture）：EISA总线是ISA总线的扩展，现用在服务器上。数据线32位。与ISA总线兼容。PCI总线（PeripheralComputerInterconnect）：目前微型机上广泛采用的内总线。PCI总线的工作与处理机的工作是并行的。PCI总线上的设备是可即插即用的。第五十八页，共一百零六页，编辑于2023年，星期三（2）外总线外总线又称通信总线，是计算机对外的接口，可直接与相应的外设连接或与其他计算机相连接。常见的外总线标准有：串行总线接口（RS-232）：是国际通用的一种串行通信接口标准。SCSI总线（SmallComputerSystemInterface）：是一条并行外部总线，广泛用于连接软硬磁盘、光盘、扫描仪等。通用串行总线USB（UniversalSerialBus）：USB接口提供电源，最大数据传输率为12Mb/s，支持可即插即用功能。IEEE1394（Firewire）：由6条信号线组成，可连接设备数多，传输速度快，支持即插即用。第五十九页，共一百零六页，编辑于2023年，星期三二、总线的指标（1）总线宽度：一次可以传输数据的位数，S100为8位，ISA为16位，EISA为32位，PCI-2可达64位。总线宽度不会超过微处理器外部数据总线的宽度。（2）总数工作频率：总线信号中有一个CLK时钟信号，CLK越高每秒钟传输的数据量越大。ISA、EISA为8MHz，PCI为33.3MHz，PCI-2为66.6MHz。（3）单个数据传输周期：不同的传输方式，每个数据传输所用CLK周期数不同。ISA要2个周期，PCI用1个周期。这决定总线最高数据传输率。第六十页，共一百零六页，编辑于2023年，星期三【试题1-24】2009年5月真题2处理机主要由处理器、存储器和总线组成。总线包括（2）。A.数据总线、地址总线、控制总线B.并行总线、串行总线、逻辑总线C.单工总线、双工总线、外部总线D.逻辑总线、物理总线、内部总线解

析：计算机系统包括多种总线，按功能可分为：数据总线、地址总线和控制总线。地址总线（Where）：指出数据的来源与去向。地址总线的位数决定了存储空间的大小。数据总线（What）：提供模块间传输数据的路径，数据总线的位数决定微处理器结构的复杂度及总体性能。控制总线（When）：提供系统操作所必需的控制信号，对操作过程进行控制与定时。第六十一页，共一百零六页，编辑于2023年，星期三考点1.6

指令系统一、指令指令是指挥计算机完成各种操作的基本命令。（1）指令格式：计算机的指令由操作码字段和操作数字段两部分组成。（2）指令长度：有固定长度的和可变长度的两种。有些RISC的指令是固定长度的，但目前多数计算机系统的指令是可变长度的。指令长度通常取8的倍数。（3）指令种类：数据传送指令、算术运算指令、位运算指令、程序流程控制指令、串操作指令、处理器控制指令。第六十二页，共一百零六页，编辑于2023年，星期三二、寻址方式（1）立即寻址：操作数作为指令的一部分而直接写在指令中，这种操作数称为立即数。（2）寄存器寻址：指令所要的操作数已存储在某寄存器中，或把目标操作数存入寄存器。（3）直接寻址：指令所要的操作数存放在内存中，在指令中直接给出该操作数的有效地址。（4）寄存器间接寻址：操作数在存储器中，操作数的有效地址用SI、DI、BX和BP等四个寄存器之一来指定。（5）寄存器相对寻址：操作数在存储器中，其有效地址是一个基址寄存器（BX、BP）或变址寄存器（SI、DI）的内容和指令中的8位/16位偏移量之和。（6）基址加变址寻址方式：操作数在存储器中，其有效地址是一个基址寄存器（BX、BP）和一个变址寄存器（SI、DI）的内容之和。（7）相对基址加变址寻址：操作数在存储器中，其有效地址是一个基址寄存器（BX、BP）的值、一个变址寄存器（SI、DI）的值和指令中的8位/16位偏移量之和。第六十三页，共一百零六页，编辑于2023年，星期三三、复杂指令集计算机CISC

在计算机发展的早期，计算机技术水平较低，硬件较为简单，由硬件实现的指令系统的功能也就简单，一般只有定点的加减及逻辑运算、数据传送和程序转移等数十条最基本的指令。随着计算机逻辑元件的迅猛发展，特别是超大规模集成电路的发展，机器的造价、体积、功耗及可靠性等方面都有了长足的发展；同时，随着计算机应用领域日益广泛，对指令系统功能的要求越来越高，使指令系统逐渐发展到几百种，寻址方式也更加灵活多样，具备这种指令系统的计算机称为复杂指令集计算机（ComplexInstructionSetComputer，CISC）。使指令系统变得越来越复杂的出发点有：使目标程序得到优化；给高级语言提供更好的支持；提供对操作系统的支持。CISC的结构复杂，这不仅增加了计算机的研制周期和成本，而且难以保证其正确性，有时还会降低系统的性能。第六十四页，共一百零六页，编辑于2023年，星期三

四、精简指令集计算机RISC在指令系统中只有大约20%的最简单的指令被经常使用，其使用频度达80%。若只保留20%的最简单的指令，使指令尽可能简单，从而设计一种硬件结构十分简单、执行速度很高的CPU，这就是精简指令集计算机（RISC）。1．RISC设计思想任何一个程序在计算机上的执行时间P可以用下面的公式来计算：P＝I×CPI×T其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。RISC设计思想就是通过增加I，但减少了CPI和T，从而提高计算机的运算速度。对于一个程序，从编译器的角度来说，需要解决的问题的复杂性并没有降低，而指令系统的复杂度降低了，实际上是把复杂性留给了编译器。2．RISC特点RISC简化了CPU的控制器，同时提高了处理速度，具有如下特点：指令种类少，一般只有十几到几十条简单的指令；指令长度固定，指令格式少，这可使指令译码更加简单；寻址方式少，适合于组合逻辑控制器，便于提高速度；设置最少的访内指令。访问内存比较花时间，尽量少用；在CPU内部设置大量的寄存器，使大多数操作在速度很快的CPU内部进行；非常适合流水线操作，由于指令简单，并行执行就更易实现。第六十五页，共一百零六页，编辑于2023年，星期三【试题1-25】2010年5月真题1

计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其?（1）?。A.操作码应存入指令寄存器（IR），地址码应存入程序计数器（PC）。B.操作码应存入程序计数器（PC），地址码应存入指令寄存器（IR）。C.操作码和地址码都应存入指令寄存器。D.操作码和地址码都应存入程序计数器。第六十六页，共一百零六页，编辑于2023年，星期三【试题1-26】2009年11月真题2

以下关于CISC（ComplexInstructionSetComputer，复杂指令集计算机）和RISC（ReducedInstructionSetComputer，精简指令集计算机）的叙述中，错误的是（2）。A．在CISC中，其复杂指令都采用硬布线逻辑来执行B．采用CISC技术的CPU，其芯片设计复杂度更高C．在RISC中，更适合采用硬布线逻辑执行指令D．采用RISC技术，指令系统中的指令种类和寻址方式更少第六十七页，共一百零六页，编辑于2023年，星期三【试题1-27】2008年11月真题1计算机内存一般分为静态数据区、代码区、栈区和堆区，若某指令的操作数之一采用立即数寻址方式，则该操作数位于（1）。A.静态数据区B.代码区C.栈区D.堆区第六十八页，共一百零六页，编辑于2023年，星期三下面的描述中，（3）不是RISC设计应遵循的设计原则。A.指令条数应少一些B.寻址方式尽可能少C.采用变长指令，功能复杂的指令长度长而简单指令长度短D.设计尽可能多的通用寄存器第六十九页，共一百零六页，编辑于2023年，星期三【试题1-29】2006年11月真题4某计算机的时钟频率为400MH/z，测试该计算机的程序使用4种类型的指令。每种指令的数量及所需指令时钟数（CPI）如下图所示，则该计算机的指令平均时钟数约为（4）。

第七十页，共一百零六页，编辑于2023年，星期三考点1.7

系统可靠性基础一、基本概念（1）系统的可靠性：从它开始运行（t=0）到某时刻t这段时间内能正常运行的概率，用R(t)表示。（2）失效率：单位时间内失效的元件数与元件总数的比例，通常用λ表示。当λ为常数时，可靠性与失效率的关系为：。（3）平均无故障时间（MTBF）：两次故障之间系统能正常工作的时间的平均值。它与失效率的关系为：。（4）平均失效前时间（MTTF）：从故障发生到机器修复平均所需要的时间。而通常用平均修复时间（MTTR）来表示计算机的可维修性，即计算机的维修效率。（5）可用性：计算机的使用效率，它以系统在执行任务的任意时刻能正常工作的概率A来表示：。第七十一页，共一百零六页，编辑于2023年，星期三二、系统可靠性模型

（1）串联系统：假设一个系统由N个子系统组成，当且仅当所有的子系统都能正常工作时，系统才能正常工作，如图1-6(a)所示。（2）并联系统：假如一个系统由N个子系统组成，只要有一个子系统正常工作，系统就能正常工作，如图1-6(b)所示。（3）N模冗余系统：由N个（N=2n+1）相同的逻辑线路和一个表决器组成，只要有n+1个或n+1个以上能正常工作，系统就能正常工作，输出正确的结果，如图1-6(c)所示。

第七十二页，共一百零六页，编辑于2023年，星期三各系统的可靠性和失效率的计算公式如表1-3所示。表1-3

系统的可靠性和失效率的计算公式第七十三页，共一百零六页，编辑于2023年，星期三【试题1-30】2007年11月真题1

若某计算机系统由两个部件串联构成，其中一个部件的失效率为7×10－6/小时。若不考虑其他因素的影响，并要求计算机系统的平均故障间隔时间为105小时，则另一个部件的失效率应为（1）/小时。第七十四页，共一百零六页，编辑于2023年，星期三

【试题1-31】2007年5月真题4某系统的可靠性结构框图如下图所示。该系统由4个部件组成，其中2、3两部件并联冗余，再与1、4部件串联构成。假设部件1、2、3的可靠度分别为0.90、0.70、0.70。若要求该系统的可靠度不低于0.75，则进行系统设计时，分配给部件4的可靠度至少应为（4）。第七十五页，共一百零六页，编辑于2023年，星期三【试题1-32】2006年11月真题2

某计算机系统由下图所示的部件构成，假定每个部件的千小时可靠度R均为0.9，则该系统的千小时可靠度约为（2）。A.0.882B.0.951C.0.9D.0.99第七十六页，共一百零六页，编辑于2023年，星期三培训内容计算机硬件基础知识CPU组成（含控制器、运算器的组成）各自的功能第七十七页，共一百零六页，编辑于2023年，星期三第七十八页，共一百零六页，编辑于2023年，星期三CPU的内部结构1.算术逻辑单元ALU(ArithmeticLogicUnit)ALU是运算器的核心。它是以全加器为基础，辅之以移位寄存器及相应控制逻辑组合而成的电路，在控制信号的作用下可完成加、减、乘、除四则运算和各种逻辑运算。就像刚才提到的，这里就相当于工厂中的生产线，负责运算数据。2.寄存器组RS(RegisterSet或Registers)RS实质上是CPU中暂时存放数据的地方，里面保存着那些等待处理的数据，或已经处理过的数据，CPU访问寄存器所用的时间要比访问内存的时间短。采用寄存器，可以减少CPU访问内存的次数，从而提高了CPU的工作速度。但因为受到芯片面积和集成度所限，寄存器组的容量不可能很大。寄存器组可分为专用寄存器和通用寄存器。专用寄存器的作用是固定的，分别寄存相应的数据。而通用寄存器用途广泛并可由程序员规定其用途。通用寄存器的数目因微处理器而异。第七十九页，共一百零六页，编辑于2023年，星期三3.控制单元(ControlUnit)正如工厂的物流分配部门，控制单元是整个CPU的指挥控制中心，由指令寄存器IR(InstructionRegister)、指令译码器ID(InstructionDecoder)和操作控制器0C(OperationController)三个部件组成，对协调整个电脑有序工作极为重要。它根据用户预先编好的程序，依次从存储器中取出各条指令，放在指令寄存器IR中，通过指令译码(分析)确定应该进行什么操作，然后通过操作控制器OC，按确定的时序，向相应的部件发出微操作控制信号。操作控制器OC中主要包括节拍脉冲发生器、控制矩阵、时钟脉冲发生器、复位电路和启停电路等控制逻辑。4.总线(Bus)就像工厂中各部位之间的联系渠道，总线实际上是一组导线，是各种公共信号线的集合，用于作为电脑中所有各组成部分传输信息共同使用的“公路”。直接和CPU相连的总线可称为局部总线。其中包括:数据总线DB(DataBus)、地址总线AB(AddressBus)、控制总线CB(ControlBus)。其中，数据总线用来传输数据信息；地址总线用于传送CPU发出的地址信息；控制总线用来传送控制信号、时序信号和状态信息等。第八十页，共一百零六页，编辑于2023年，星期三CPU的工作流程由晶体管组成的CPU是作为处理数据和执行程序的核心，其英文全称是:CentralProcessingUnit，即中央处理器。首先，CPU的内部结构可以分为控制单元，逻辑运算单元和存储单元(包括内部总线及缓冲器)三大部分。CPU的工作原理就像一个工厂对产品的加工过程:进入工厂的原料(程序指令)，经过物资分配部门(控制单元)的调度分配，被送往生产线(逻辑运算单元)，生产出成品(处理后的数据)后，再存储在仓库(存储单元)中，最后等着拿到市场上去卖(交由应用程序使用)。在这个过程中，我们注意到从控制单元开始，CPU就开始了正式的工作，中间的过程是通过逻辑运算单元来进行运算处理，交到存储单元代表工作的结束。第八十一页，共一百零六页，编辑于2023年，星期三试题举例

(2007年上半年网络工程师上午试题1）●

（1）不属于计算机控制器中的部件。（1）A．指令寄存器IRB．程序计数器PCC．算术逻辑单元ALUD．程序状态字寄存器PSW第八十二页，共一百零六页，编辑于2023年，星期三试题举例

(2008年下半年网络工程师上午试题3）●在CPU中，

（3）

可用于传送和暂存用户数据，为ALU执行算术逻辑运算提供工作区。（3）A．程序计数器

B．累加寄存器

C．程序状态寄存器

D．地址寄存器

第八十三页，共一百零六页，编辑于2023年，星期三培训内容计算机硬件基础知识存储器内存组成及特点存储器配置第八十四页，共一百零六页，编辑于2023年，星期三试题举例

（2005年上半年网络工程师上午试题3）●如果主存容量为16M字节，且按字节编址，表示该主存地址至少应需要（3）位。（3）A．16B．20C．24D．32

第八十五页，共一百零六页，编辑于2023年，星期三试题举例

(2008年上半年网络工程师上午试题3）●内存按字节编址，地址从90000H到CFFFFH，若用存储容量为16K×8bit器芯片构成该内存，至少需要的存储（3）片。（3）A．2 B．4 C．8 D．16第八十六页，共一百零六页，编辑于2023年，星期三培训内容计算机硬件基础知识存储器Cache特点命中率与平均访问时间地址映像方式第八十七页，共一百零六页，编辑于2023年，星期三试题举例

(2007年上半年网络工程师上午试题2）●在CPU与主存之间设置高速缓冲存储器Cache，其目的是为了（2）。（2）A．扩大主存的存储容量B．提高CPU对主存的访问效率C．既扩大主存容量又提高存取速度D．提高外存储器的速度

第八十八页，共一百零六页，编辑于2023年，星期三试题举例

(2004年下半年网络工程师上午试题7、8）●容量为64块的Cache采用组相联的方式映像，字块大小为128个字，每4块为一组。若主容量为4096块，且以字编址，那么主存地址应为（7）

位，主存区号应为（8）位。（7）A.16B.17C.18D.19（8）A.5B.6C.7D.8第八十九页，共一百零六页，编辑于2023年，星期三培训内容计算机硬件基础知识存储器外存性能指标第九十页，共一百零六页，编辑于2023年，星期三培训内容计算机硬件基础知识I/O接口功能编址方式CPU与外设进行数据传送的方式：查询、中断、DMAI/O设备第九十一页，共一百零六页，编辑于2023年，星期三试题举例

(2004年下半年网络工程师上午试题3）●中断响应时间是指（3）。

(3)A.从中断处理开始到中断处理结束所用的时间

B.从发出中断请求到中断处理结束所用的时间

C.从发出中断请求到进入中断处理所用的时间

D.从中断处理结束到再次中断请求的时间第九十二页，共一百零六页，编辑于2023年，星期三试题举例

(2008年下半年网络工程师上午试题4）●关于在I/O设备与主机间交换数据的叙，

（4）

是错误的。（4）A．中断方式下，CPU需要执行程序来实现数据传送任务

B．中断方式和DMA方式下，CPU与I/O设备都可同步工作

C．中断方式和DMA方式中，快速I/O设备更适合采用中断方式传递数据

D．若同时接到DMA请求和中断请求，CPU优先响应DMA请求第九十三页，共一百零六页，编辑于2023年，星期三培训内容计算机硬件基础知识并行处理与指令系统寻址方式RISC/CISC的特点流水线技术：操作周期、吞吐率、指令时间的计算SISD、SIMD、MISD、MIMD的特点第九十四页，共一百零六页，编辑于2023年，星期三试题举例

(2005年上半年网络工程师上午试题4～6）●操作数所处的位置，可以决定指令的寻址方式。操作数包含