时序逻辑电路

时序逻辑电路第一页，共七十五页，编辑于2023年，星期三5.1概述时序逻辑电路：任一时刻的输出信号不仅取决于该时刻的输入信号，而且还取决于电路原来的状态。它由组合逻辑电路和存储电路组成。一、时序逻辑电路的组成存储电路组合逻辑电路…………x1xnz1zmq1qjy1yk逻辑关系：向量函数形式：输出方程驱动方程状态方程第二页，共七十五页，编辑于2023年，星期三5.1概述二、时序逻辑电路的分类没有统一的时钟脉冲信号，各触发器状态的变化不是同时发生，而是有先有后。按照触发器的动作特点同步时序逻辑电路异步时序逻辑电路所有触发器的状态变化都是在同一时钟信号作用下同时发生的。1JC11K1JC11K1JC11K&&FF1FF0FF2ZCPQ2Q1Q0CP1JC11K1JC11K1JC11K&FF1FF0FF2ZQ2Q1Q0输出状态仅与存储电路的状态Q有关，而与输入X无直接关系。或者没有单独的输出。按照输出信号的特点米里（Mealy）型摩尔（Moore）型输出状态不仅与存储电路的状态Q有关，而且与外部输入X也有关。第三页，共七十五页，编辑于2023年，星期三5.1概述三、时序逻辑功能的描述方法1.逻辑方程式输出方程驱动方程（激励方程、输入方程）状态方程2.状态转移表状态转移表也称状态迁移表或状态表，是用列表的方式来描述时序逻辑电路输出Z、次态Qn+1和外部输入X、现态Qn之间的逻辑关系。次态

输入

/输出现态XQnQn+1/Z时序逻辑电路状态表XQnQn+1Z第四页，共七十五页，编辑于2023年，星期三5.1概述3.状态转移图X1X0/ZQ1Q0Q2Q1Q00001111001/111/011/010/111/001/111/010/110/101/110/1000001010011111110101100状态转移图也称状态图，是用几何图形的方式来描述时序逻辑电路输入X、输出Z以及状态转移规律之间的逻辑关系。4.时序图（波形图）时序图即为时序电路的工作波形图，它以波形的形式描述时序电路内部状态Q、外部输出Z随输入信号X变化的规律。第五页，共七十五页，编辑于2023年，星期三5.2时序逻辑电路的分析一、时序逻辑电路的分析方法时序逻辑电路的分析，就是根据给定的时序逻辑电路图，找出该时序逻辑电路在输入信号及时钟信号作用下，电路的状态及输出的变化规律，从而了解该时序逻辑电路的逻辑功能。①根据给定逻辑图，写出时序电路的输出方程和各触发器的驱动方程；②将驱动方程代入所用触发器的特征方程，获得时序电路的状态方程；③根据时序电路的状态方程和输出方程，建立状态转移表；④由状态转移表画出状态图，进而画出波形图。⑤分析电路的逻辑功能。第六页，共七十五页，编辑于2023年，星期三例：分析下图所示同步时序电路的逻辑功能。5.2时序逻辑电路的分析二、同步时序逻辑电路的分析举例1JC11K1JC11KFF1FF0CP=1X&ZQ1Q1Q0Q0“1”解：①求驱动方程和输出方程（米里型）第七页，共七十五页，编辑于2023年，星期三②求状态方程5.2时序逻辑电路的分析③列状态表Q1Q0X/Z000110111/01/01/11/00/00/00/00/0④画状态图第八页，共七十五页，编辑于2023年，星期三5.2时序逻辑电路的分析设Q1Q0的初始状态为00。⑤画工作波形图Q1Q0X/Z000110111/01/01/11/00/00/00/00/0Q0Q1ZX123456789CP第九页，共七十五页，编辑于2023年，星期三5.2时序逻辑电路的分析⑥逻辑功能分析分析得：当外部输入X=0时，状态转移按00→01→10→11→00→…规律变化，实现模4加法计数器的功能；当X=1时，状态转移按00→11→10→01→00→…规律变化，实现模4减法计数器的功能。所以，该电路是一个同步模4可逆计数器。X为加/减控制信号，Z为借位输出。Q1Q0X/Z000110111/01/01/11/00/00/00/00/0第十页，共七十五页，编辑于2023年，星期三练习：分析下图所示同步时序电路的逻辑功能。5.2时序逻辑电路的分析第十一页，共七十五页，编辑于2023年，星期三解：①求输出方程和驱动方程②求状态方程5.2时序逻辑电路的分析③列状态表（摩尔型）第十二页，共七十五页，编辑于2023年，星期三5.2时序逻辑电路的分析④画状态图⑤画波形图123456CPQ0Q1Q2设Q2Q1Q0的初始状态为000。第十三页，共七十五页，编辑于2023年，星期三5.2时序逻辑电路的分析⑥逻辑功能分析从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲以三次分配给Q0、

Q１和Q2各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每经过三个时钟周期循环一次，并且该电路具有自启动能力。闭合回路中的为“有效状态”闭合回路外的为“无效状态”当电路处于任一无效状态时，若能在时钟信号作用下进入有效状态，称该电路具有自启动能力；否则，该电路无自启动能力。第十四页，共七十五页，编辑于2023年，星期三例：分析下图所示异步时序电路的逻辑功能。5.2时序逻辑电路的分析三、异步时序逻辑电路的分析举例解：①求驱动方程（摩尔型）CP1JC11KFF1Q1Q11JC11KFF2&Q2Q21JC11KFF0Q0Q0CP0CP1CP2第十五页，共七十五页，编辑于2023年，星期三000001010011100101110111②求状态方程5.2时序逻辑电路的分析③列状态表000100001010000001100110第十六页，共七十五页，编辑于2023年，星期三5.2时序逻辑电路的分析④画状态图100Q2Q1Q0111110101011010001000⑤逻辑功能分析分析得：该电路是一个异步五进制（模5）加法计数器电路，且电路具有自启动功能。第十七页，共七十五页，编辑于2023年，星期三5.2时序逻辑电路的分析练习：分析下图所示异步时序电路的逻辑功能。解：①求驱动方程②求状态方程（摩尔型）第十八页，共七十五页，编辑于2023年，星期三③列状态表5.2时序逻辑电路的分析000001010011100101110111100001111010101010011001④画状态图100Q2Q1Q0111110101011010001000第十九页，共七十五页，编辑于2023年，星期三由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000→111→110→101→100→011→010→001→000→…电路具有递减计数功能，是一个3位二进制异步减法计数器，且具有自启动功能。⑤画波形图5.2时序逻辑电路的分析⑥逻辑功能分析CPQ0Q1Q2设Q2Q1Q0的初始状态为000。第二十页，共七十五页，编辑于2023年，星期三5.3寄存器在数字电路中，用来存放一组二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，寄存器分为数码寄存器（基本寄存器）和移位寄存器两大类。并行方式串行方式输入输出方式每一位数据对应一个输入端（或输出端）。在时钟脉冲作用下，各位同时输入（或输出）。只有一个输入端（或输出端）。在时钟脉冲作用下，各数码逐位输入（或输出）。第二十一页，共七十五页，编辑于2023年，星期三5.3寄存器一、数码寄存器在数码寄存器中，数据的输入、输出均为并行方式。1.两步（二拍）接收4位数据寄存器并行输出并行输入①清0②接收RSRSRSRS

&

&

&Q3Q2Q1Q0D0D1D2D3

&000010110100“1”1011第二十二页，共七十五页，编辑于2023年，星期三5.3寄存器2.一步（单拍）接收4位数据寄存器接收10111011C11DQ3Q2Q1Q0D0D1D2D3C11DC11DC11D第二十三页，共七十五页，编辑于2023年，星期三5.3寄存器74LS175四位数据寄存器Q∧1DRC1FFQ0∧1DRC1QQR1D∧C1QRC11D∧0Q0Q1FFQ11Q2FFQ22Q3FFQ33CPDD3012DD1DR1第二十四页，共七十五页，编辑于2023年，星期三5.3寄存器二、移位寄存器1.单向移位寄存器移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出；串行输入、串行输出；并行输入、串行输出；串行输入、并行输出。十分灵活。串行输入串行输出并行输出“1011”101100001DC1R1DC11DC1FF0FF2FF1CP1DC1FF3RRRQ1DIQ2Q3Do清0Q0用D触发器构成的移位寄存器第二十五页，共七十五页，编辑于2023年，星期三移位寄存器中数码移位情况5.3寄存器波形图12345678CP10111100111DIQ0Q1Q2Q3第二十六页，共七十五页，编辑于2023年，星期三5.3寄存器左移寄存器1DC1∧RQ1DQ∧RC1Q1D∧1D∧C1C1RQRCPCRD01DFF0FF1FF23FF20并行输出3QQ1QQID串行输入串行输出2D3D第二十七页，共七十五页，编辑于2023年，星期三5.3寄存器2.双向移位寄存器串行输入（左移）串行输入（右移）串行输出（右移）串行输出（左移）移位控制M=1：右移M=0：左移并行输出RFF∧1DC13Q&≥1∧R1DC12FFQ&≥1∧R1DC11FFQ&≥1FF&∧C1R01DQ≥1111QQQQ1302CPILDDIRDORDOLMRD第二十八页，共七十五页，编辑于2023年，星期三5.3寄存器74194－－－4位双向移位寄存器第二十九页，共七十五页，编辑于2023年，星期三5.3寄存器74194－－－4位双向移位寄存器74194功能表0Q1QS3D2D1D0D2Q3Q74194SRDCP∧ILIR01DD第三十页，共七十五页，编辑于2023年，星期三在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器是一个周期性的时序电路，其状态图有一个闭合环，闭合环循环一次所需要的时钟脉冲的个数称为计数器的模值M。由n个触发器构成的计数器，其模值M一般应满足2n-1＜M≤2n。5.4计数器计数器有许多不同的类型：①按时钟控制方式来分，有异步、同步两大类；②按计数过程中数值的增减来分，有加法、减法、可逆计数器三类；③按模值来分，有二进制、十进值和任意进制计数器。第三十一页，共七十五页，编辑于2023年，星期三同步二进制加法计数器5.4计数器一、二进制计数器分析：①驱动方程和输出方程第三十二页，共七十五页，编辑于2023年，星期三5.4计数器②状态方程③状态表00000101001110010111011101100110101010100001111000000001第三十三页，共七十五页，编辑于2023年，星期三④画状态图100Q2Q1Q00010100111011101110005.4计数器Z01000000CPQ2Q1Q0Z12345678⑤画波形图fCP1/2fCP1/4fCP1/8fCP设初态为Q3Q2Q1Q0=0000。第三十四页，共七十五页，编辑于2023年，星期三5.4计数器74161－－4位同步二进制加法计数器第三十五页，共七十五页，编辑于2023年，星期三5.4计数器74161功能表第三十六页，共七十五页，编辑于2023年，星期三5.4计数器二、十进制计数器同步十进制加法计数器分析：①驱动方程和输出方程第三十七页，共七十五页，编辑于2023年，星期三②状态方程5.4计数器第三十八页，共七十五页，编辑于2023年，星期三③状态表000000010010001101000101011001111000100110101011110011011110111100011110000111100000000110101010101010101010101001100110001000105.4计数器0000000001010101第三十九页，共七十五页，编辑于2023年，星期三④状态图5.4计数器

0010

0011

0001

0000

0100

0101

0110

0111

1000

1010

1001

1011

1100

1111

1110

1101

Q3Q2Q1Q0

具有自启动能力。⑤波形图CPQ0Q1Q2Q312345678910设初态为Q3Q2Q1Q0=0000。第四十页，共七十五页，编辑于2023年，星期三5.4计数器74160－－同步十进制加法计数器3Q2QETCP0D1D2D3DC1Q0Q74160∧EPRDDL第四十一页，共七十五页，编辑于2023年，星期三5.4计数器三、任意进制计数器假定已有的是N进制计数器，而需要得到M进制计数器。1．当M<N时：应使计数过程中跳过N－M个状态,在M个状态中循环即可。1）置零法（清零法或复位法）－－适用于有清“0”输入端的集成计数器。基本思路：计数器从全“0”状态S0开始计数，计满M个状态后产生清“0”信号，使计数器恢复到初态S0。S0S1S2S3SM-2SM-1SMSN-3SN-2SN-1M个N-M个①异步清零计数器：利用SM状态进行译码产生清“0”信号。②同步清零计数器：利用SM-1状态进行译码产生清“0”信号。第四十二页，共七十五页，编辑于2023年，星期三5.4计数器2）置数法（置位法）－－适用于有预置数功能的集成计数器。基本思路：计数器从某个预置状态Si（一般选S0）开始计数，计满M个状态后产生置数信号，使计数器恢复到预置初态Si。①异步置数计数器：利用Si+M（或SM）状态进行译码产生置数信号。②同步置数计数器：利用Si+M-1（或SM-1）状态进行译码产生置数信号。S0SiSi+1Si+2Si+M-2Si+M-1SN-3SN-2SN-1Si+MM个N-M个第四十三页，共七十五页，编辑于2023年，星期三5.4计数器3）利用进位输出位C置数法（置位法）－－适用于有预置数功能的集成计数器。M个M个预置数S0SN-MSN-M-1SN-1SN-2预置数①异步置数计数器：用SN-M-1作为预置数。②同步置数计数器：用SN-M作为预置数。第四十四页，共七十五页，编辑于2023年，星期三5.4计数器例：用74161实现十二进制计数器。解：74161是具有异步清零和同步置数功能的加法计时器。①异步清“0”法SM＝S12

即Q3Q2Q1Q0＝1100&11CP②同步置数法预置数：D3D2D1D0=0000SM-1＝S11

即Q3Q2Q1Q0＝1011CP11&第四十五页，共七十五页，编辑于2023年，星期三5.4计数器③同步置数法预置数：D3D2D1D0=0011110111001011101010011000011101100101010000111110Q3Q2Q1Q0预置信号11CP&1100第四十六页，共七十五页，编辑于2023年，星期三5.4计数器④进位C置数法N=16，M=12，N－M=4即D3D2D1D0=01001CP100101第四十七页，共七十五页，编辑于2023年，星期三5.4计数器2．当M>N时：必须将多片计数器级联。1）整体清“0”法或整体置数法基本思路：先将n片计数器级联组成Nn（Nn>M）进制计数器，计满M个状态后，采用整体清“0”或整体置数法实现M进制计数器。2）分解法基本思路：将M=M1×M2×…Mn，其中M1、M2、…Mn均不大于N，则用n片计数器分别组成M1、M2、…Mn进制的计数器，然后级联即可构成M进制计数器。芯片级联的方式：①串行进位方式：以低位片的进位输出信号C作为高位片的时钟输入信号CP

。②并行进位方式：以低位片的进位输出信号C作为高位片的工作状态控制信号EP和ET。第四十八页，共七十五页，编辑于2023年，星期三5.4计数器例：试用74160组成百进制计数器。串行进位方式（异步计数器）并行进位方式（同步计数器）第四十九页，共七十五页，编辑于2023年，星期三5.4计数器例：试用两片74160实现54进制计数器。解：M=54，74160是具有异步清零、同步置数的十进制计数器。①整体置数法计数：0～53。5301010011Q3Q2Q1Q0第五十页，共七十五页，编辑于2023年，星期三5.4计数器②分解法M=54=6×9，用两片74160分别构成六进制和九进制，然后级联即可。六进制九进制第五十一页，共七十五页，编辑于2023年，星期三CPCP为秒脉冲(周期为1秒)24进制计数器60进制计数器60进制计数器a~g7744874487448744874487448QD~QA秒显示00~59秒分显示00~59分小时显示00~23小时显示译码器数码管计数器应用举例－－电子表电路5.4计数器第五十二页，共七十五页，编辑于2023年，星期三同步时序电路设计过程5.5时序逻辑电路的设计设计要求原始状态图(状态表)最简状态图(状态表)状态编码输出方程驱动方程逻辑电路图状态简化状态分配触发器选型自启动检查逻辑抽象第五十三页，共七十五页，编辑于2023年，星期三解:(1)建立原始状态图和状态表5.5时序逻辑电路的设计①分析题意，确定输入、输出变量。②设置状态。首先确定有多少种信息需要记忆，然后对每一种需要记忆的信息设置一个状态并用字母表示。③确定状态之间的转换关系，画出原始状态图，列出原始状态表。例：设计一个串行数据检测电路，当连续输入3个或3个以上“1”时，电路输出为“1”，其它情况下输出为“0”。例如：输入X101100111011110输出Z 000000001000110分析题意，规定如下：

S0：初始状态，表示电路还没有收到一个有效的1。

S1：表示电路收到了一个1的状态。

S2：表示电路收到了连续两个1的状态。

S3：表示电路收到了连续三个1的状态。一、用小规模器件设计时序电路第五十四页，共七十五页，编辑于2023年，星期三S0S1S2S3设电路开始处于初始状态为S0。1/0X/Z1/01/11/10/00/00/00/05.5时序逻辑电路的设计建立原始状态图(2)状态化简凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。等价状态可以合并。最简状态表第五十五页，共七十五页，编辑于2023年，星期三S0=00S1=01S2=10(3)状态分配5.5时序逻辑电路的设计状态分配是指将状态表中每个状态赋以适当的二进制代码，得到代码形式的状态表（二进制状态表）。n位二进制数共有2n种不同代码，若需要分配的状态数为M，则即n为选择的触发器的个数。本例中，M=3，所以取n=2，需2个触发器。状态表第五十六页，共七十五页，编辑于2023年，星期三选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案。输出方程状态方程(4)触发器选型，求时钟、输出、状态、驱动方程5.5时序逻辑电路的设计第五十七页，共七十五页，编辑于2023年，星期三比较，得驱动方程：将无效状态11代入输出方程和状态方程计算：电路能够自启动。5.5时序逻辑电路的设计(5)检查自启动能力，画逻辑电路图第五十八页，共七十五页，编辑于2023年，星期三5.5时序逻辑电路的设计逻辑电路图：电路的完整状态转换图：X/ZQ1Q0第五十九页，共七十五页，编辑于2023年，星期三例：用JK触发器设计一个3位扭环形计数器。其状态转移关系如图所示。5.5时序逻辑电路的设计000100110111011001Q3Q2Q1解：①列状态表000001010011100101110111100110111011001000

×××

×××第六十页，共七十五页，编辑于2023年，星期三5.5时序逻辑电路的设计②求状态、驱动方程状态方程第六十一页，共七十五页，编辑于2023年，星期三5.5时序逻辑电路的设计比较，得驱动方程：第六十二页，共七十五页，编辑于2023年，星期三5.5时序逻辑电路的设计③检查自启动能力，画逻辑电路图101010000001010011100101110111100110111011001000

×××

×××000100110111011001Q3Q2Q10101010第六十三页，共七十五页，编辑于2023年，星期三5.5时序逻辑电路的设计逻辑电路图第六十四页，共七十五页，编辑于2023年，星期三5.5时序逻辑电路的设计二、采用中规模器件设计时序电路1.用移位寄存器构成移位型计数器1DC11DC11DC1CP1DC1Q1DIQ2Q3Q0右移移位寄存器反馈逻辑函数第六十五页，共七十五页，编辑于2023年，星期三Q0Q1Q2Q35.5时序逻辑电路的设计N位环行计数器N位环行计数器可以实现模N计数器。11000101100101101010010111110000状态方程：特征：每个有效状态中只有一个“1”或“0”。4位环行计数器不能自启动1000001000010100①1110101111010111②第六十六页，共七十五页，编辑于2023年，星期三Q0Q1Q2Q35.5时序逻辑电路的设计1111011000110111000010010101101110101100110111101000001000010100能够自启动

DR

>CP

S1

S0Q0Q1Q2Q3

DIR

D0

D1

D2

D3

DIL

“0”

“1”

CP

74LS194

≥1

“1”

第六十七页，共七十五页，编辑于2023年，星期三N位扭环形计数器N位扭环形计数器可以实现模2N计数器。状态方程：5.5时序逻辑电路的设计4位扭环形计数器00001000000100111100111001111111Q0Q1Q2Q30100101010010010110101100101