数字逻辑第三章

数字逻辑第三章第一页，共一百二十一页，编辑于2023年，星期三逻辑电路数字系统是由具有各种功能的逻辑部件组成的，这些逻辑部件按其结构可分为组合逻辑电路和时序逻辑电路两大类型。第二页，共一百二十一页，编辑于2023年，星期三组合逻辑电路的分析与设计

CombinationalLogicCircuitAnalysis&Design逻辑电路的分类：组合逻辑电路

CombinationalLogicCircuit

时序逻辑电路

SequentialLogicCircuits组合逻辑电路的特点：电路输出仅取决于当时的输入，而与过去的输入情况无关。时序逻辑电路的特点：电路输出不仅取决于当时的输入，而且也与过去的输入情况有关，即与过去的电路状态有关。数字逻辑华南理工大学出版社第三页，共一百二十一页，编辑于2023年，星期三由各种门电路组合而成且无反馈的逻辑电路，称为组合逻辑电路，简称组合逻辑。组合逻辑电路在结构上不存在输入与输出的的反馈通路

，因此输出状态不影响输入状态特点：电路任一时刻的输出状态只取决于该时刻的各种输入状态的组合，而与电路原来的状态无关组合逻辑电路中没有记忆单元，没有反馈通路组合逻辑简介第四页，共一百二十一页，编辑于2023年，星期三3.1.2组合逻辑电路分析

CombinationalLogicCircuitAnalysis电路分析的目的：根据给定电路，分析该电路输出与输入之间的逻辑关系，得出电路的逻辑功能的描述，进而评估此电路的性能，还可进一步改进电路。数字逻辑华南理工大学出版社组合逻辑电路分析一般步骤是：①阅读给出的组合逻辑电路图。②按各种基本门的逻辑功能，列写逻辑函数表达式。③通过化简得到最简的逻辑函数表达式，并列出真值表。④根据逻辑表达式和真值表，指出电路的逻辑功能。⑤做出对逻辑电路图的评价和改进。第五页，共一百二十一页，编辑于2023年，星期三组合逻辑电路的分析方法1、穷举法（真值表法）:

列出n个输入变量的所有2n

个输入组合，根据每个组合决定所有的门输出，推导出整个电路的输出。穷举法的结果是真值表。2、逻辑代数法

根据电路逐级写出各门的输出表达式，直至写出整个电路的输出逻辑表达式。3、利用摩根定律分析数字逻辑华南理工大学出版社第六页，共一百二十一页，编辑于2023年，星期三组合逻辑电路分析举例

数字逻辑华南理工大学出版社ABF000011101110

根据函数表达式和真值表可知逻辑图的功能相当于一个异或门，如果A、B相同，则F输出为0；A、B不相同时，则F输出为1。【例1】分析下图所示的逻辑电路图，写出逻辑表达式、真值表并说明其逻辑功能。解：根据逻辑图写出输出逻辑函数表达式：第七页，共一百二十一页，编辑于2023年，星期三数字逻辑华南理工大学出版社分析下图所示的逻辑电路图，写出逻辑表达式、真值表并说明其逻辑功能。

第八页，共一百二十一页，编辑于2023年，星期三组合逻辑电路分析举例

数字逻辑华南理工大学出版社【例2】试分析下图所示的组合逻辑电路图。解：根据逻辑图写出输出两个逻辑函数表达式：H===J==AB根据逻辑函数表达式，列出真值表如表3-2所示。对逻辑图和真值表进行分析和总结，得到A，B是二进制数据输入，h是半加和，j是进位，因此该电路称为半加器。

表3-2真值表ABhj0000011010101101第九页，共一百二十一页，编辑于2023年，星期三组合逻辑电路分析举例

数字逻辑华南理工大学出版社表3-2真值表例【3】分析下图所示的电路的逻辑功能。解：根据逻辑电路图写出输出逻辑表达式：ABCF00010011010101101001101011001110通过对真值表的分析可以看出，当A，B，C三个输入变量超过一半为“0”时，电路输出F为“1”第十页，共一百二十一页，编辑于2023年，星期三3.1.3组合逻辑电路分析中应该注意的问题

组合逻辑电路分析中应该注意的问题包括：1.充分利用各种分析方法，以达到能快速解决问题的目的。2.熟悉基本的逻辑符号及其表达式。3.正确熟练运用公式法或卡诺图法化简，防止化简过程中出现不必要的错误。4.化简完成得到最简的函数表达式后，应该应用几组不同的输入数据来加以验证。

数字逻辑华南理工大学出版社第十一页，共一百二十一页，编辑于2023年，星期三3.2组合电路设计

CombinationalLogicCircuitDesign目的：是根据设计问题的文字描述要求，分析其逻辑关系，实现其逻辑功能，最后画出实现逻辑功能的逻辑电路图。

要求：电路用最少的逻辑门（集成块）、最少的输入端数、最少的电路级数。（公式化简、卡诺图化简和逻辑函数变换）数字逻辑华南理工大学出版社第十二页，共一百二十一页，编辑于2023年，星期三3.2.1组合逻辑电路的设计一般步骤是：

①根据逻辑实际问题分析，确定输入和输出变量，并规定其状态表示法。

②根据给定关系列出逻辑真值表，由真值表写出逻辑函数最小项的表达式。

③逻辑函数的化简和变换，考虑实际工程问题，选定所用器件类型。④按要求画出逻辑图。

数字逻辑华南理工大学出版社第十三页，共一百二十一页，编辑于2023年，星期三一、逻辑问题描述—真值表—逻辑表达式根据逻辑问题的描述写出逻辑表达式(最关健,也是难点)二、逻辑问题描述—简化真值表—逻辑表达式三、逻辑问题描述—逻辑表达式或逻辑图数字逻辑华南理工大学出版社以上是最常见的三种分析设计方法

第十四页，共一百二十一页，编辑于2023年，星期三组合逻辑电路设计举例

数字逻辑华南理工大学出版社例：设计一个3人表决电路。参加表决者3个，同意为1，不同意为0；同意者过半则表决通过，表决结果通过显示灯显示。解：设3个人分别是A，B，C，表决结果用1盏灯F显示，F为1表示灯亮，F为0表示灯不亮。列真值表如下：根据真值表得到布尔表达式为：化简结果1为：F=C(AB)+AB逻辑电路图如下：

第十五页，共一百二十一页，编辑于2023年，星期三解法二：解：设3个人分别是A，B，C，表决结果用1盏灯F显示，F为1表示灯亮，F为0表示灯不亮。列真值表如下：根据真值表得到布尔表达式为：

化简后结果为：F=AB+BC+AC根据化简后的布尔表达式可得设计图为：第十六页，共一百二十一页，编辑于2023年，星期三组合逻辑电路设计举例（续）数字逻辑华南理工大学出版社例：设计一个3人表决电路。参加表决者3个，同意为1，不同意为0；同意者过半则表决通过，表决结果通过显示灯表示。解：设3个人分别是A，B，C，表决结果为F1=1(绿灯亮表示通过)，F2=1(红灯亮表示不通过)列真值表如下：化简后结果为：

F1=AB+AC+BCF2=AB+AC+BCABCF1F20000100101010010111010001101101101011110第十七页，共一百二十一页，编辑于2023年，星期三分别得到F1和F2的设计电路图为：最后得到总的设计电路图为：数字逻辑华南理工大学出版社第十八页，共一百二十一页，编辑于2023年，星期三数字逻辑华南理工大学出版社通过再次对真值表的分析可以看出，F1与F2刚好是两个相反的状态，即：F2=F1，所以我们只需在F1的输出端加一个反相器即可得到F2的输出结果：第十九页，共一百二十一页，编辑于2023年，星期三数字逻辑华南理工大学出版社练习：实现一个3人裁判表决器，其中1名主裁判，两名副裁判.解：裁判规则为：只有主裁判表决通过，至少一名副裁判也表决通过的情况下才表决通过，通过红灯亮起（F1=1），不通过绿灯亮起（F2=1）第二十页，共一百二十一页，编辑于2023年，星期三例：设计一个组合逻辑电路，其输入为4为二进制数，要求当输入的二进制数为质数时给出指示。分析：根据题意可知输入变量为4个，我们用ABCD来代表输入的二进制数，A为最高有效位，D为最低有效位。我们将输出端接到一盏指示灯F上，当输入为质数时，指示灯亮（F=1），输入为非质数时，指示灯不亮（F=0）数字逻辑华南理工大学出版社四位二进制数能表示的整数为0~15，其中质数包括2、3、5、7、11、13，据此可得到真值表如右图：由真值表可得逻辑表达式为：ABCDF00000000100010100111010000101101100011111000010010101001011111000110111110011110F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD第二十一页，共一百二十一页，编辑于2023年，星期三经卡诺图化简后的结果为：F=BCD+ABD+ABC+BCD用与或非门实现电路图为：第二十二页，共一百二十一页，编辑于2023年，星期三组合逻辑设计（简化真值表）X=x1x2，Y=y1y2是两个二进制正整数，写出X>Y的逻辑表达式。

数字逻辑华南理工大学出版社第二十三页，共一百二十一页，编辑于2023年，星期三设计一个监视交通信号灯工作状态的逻辑电路分析：信号灯分为红（R）、绿（G）、黄（Y）三种颜色任何时刻都只能有一盏灯亮没有信号灯亮，发出故障信号两盏或两盏以上的信号灯在同一时刻亮，发出故障信号我们假设信号灯亮为1，不亮为0，发出故障信号时，F=1数字逻辑华南理工大学出版社第二十四页，共一百二十一页，编辑于2023年，星期三RYGF00010010010001111000101111011111数字逻辑华南理工大学出版社第二十五页，共一百二十一页，编辑于2023年，星期三组合逻辑电路设计举例（续）

数字逻辑华南理工大学出版社【例5】

某工厂有三个车间，每个车间各有1kW电力。这三个车间有两台发电机组供电，一台是1kW，另一台是2kW。三个车间经常不同时工作，有时共有1个车间工作，有时两个或三个车间同时工作。为了节省能源又能保证电力供应，请设计一个逻辑电路，能自动完成供电分配任务。第二十六页，共一百二十一页，编辑于2023年，星期三组合逻辑电路设计举例（续）

数字逻辑华南理工大学出版社ABCF1F20000000110010100110110010101011100111111由真值表可得输出逻辑表达式，并化简：

【例5】

解：根据给定的逻辑要求列出真值表。设三个车间为A、B、C，工作时为1，不工作时为0。1KW的发电机组为F1，2KW的发电机组为F2，启动发电为1，不启动发电为0。故真值表如下表所示：

第二十七页，共一百二十一页，编辑于2023年，星期三例：设计一个4位二进制代码和格雷码的相互转换器二进制代码格雷码格雷码二进制代码第二十八页，共一百二十一页，编辑于2023年，星期三格雷码二进制代码第二十九页，共一百二十一页，编辑于2023年，星期三3.2.2逻辑函数或逻辑电路的变换

为了提高电路的速度，提高器件的利用率，从而减少IC的数量、也减少外部的连接线和提高电路的可靠性，需要对从逻辑表达式直接画出的逻辑电路图进行变换，尽可能使其用同一类型的输出端带非的门来实现。一、“与—或”电路变换为“与非—与非”电路二、“或—与”电路变换为“或非—或非”电路三、“与—或”电路变换为“与或非”电路四、减少集成块的数量

ReducetheNumbersofIC数字逻辑华南理工大学出版社第三十页，共一百二十一页，编辑于2023年，星期三与非门、或非门作为通用元件一个逻辑函数，可以用“与非门”实现，可以用“或非门”实现，也可以用“与或非门”实现。但我们要考虑的是：你手头有什么逻辑器件？设计中以节省器件为目标，还是提高工作速度为目标？特别是要考虑信号经过门的级数越多，传输延迟时间就越长。

数字逻辑华南理工大学出版社第三十一页，共一百二十一页，编辑于2023年，星期三组合逻辑电路的等价变换狄摩根定律的应用：数字逻辑华南理工大学出版社第三十二页，共一百二十一页，编辑于2023年，星期三与非门作为通用元件

一个与非门用作非门两个与非门用作与门三个与非门用作或门思考：如何用与非门实现F=A+B?数字逻辑华南理工大学出版社第三十三页，共一百二十一页，编辑于2023年，星期三或非门作为通用元件一个或非门用作非门两个或非门用作或门三个或非门用作与门思考：如何用或非门实现数字逻辑华南理工大学出版社第三十四页，共一百二十一页，编辑于2023年，星期三利用与非门、或非门进行等价变换中间输出与输入带两个小圆圈符号，两个连续的小圆圈符号可以直接去掉，逻辑运算速度会快两倍数字逻辑华南理工大学出版社第三十五页，共一百二十一页，编辑于2023年，星期三逻辑函数的“与或非”门实现用与或非门实现函数方法：用公式：很明显右图的处理数度快数字逻辑华南理工大学出版社第三十六页，共一百二十一页，编辑于2023年，星期三变换举例（与或---与非）

数字逻辑华南理工大学出版社【例7】用与非门实现逻辑函数。解：①对F进行两次求反可得

②对进行三次求反可得

由逻辑图可知，当原函数较简单时，采用F两次求反可节省门电路，提高了电路的传输速度；当反函数较简单时，采用对三次求反可节省门电路。第三十七页，共一百二十一页，编辑于2023年，星期三变换举例（与或---或非）续

数字逻辑华南理工大学出版社【例8】用或非门实现函数解：先求出F的对偶函数的最简与或表达式：再将的最简与或表达式变换为与非—与非表达式：对求对偶，则得

画出逻辑图

第三十八页，共一百二十一页，编辑于2023年，星期三3.3实际设计中的问题

实际设计中遇到的问题有时是非常复杂的。变量互相约束。一组输入变量，要求有多个输出。实际电路中，有时只有原变量而不提供反变量。如何化简逻辑电路，使得逻辑电路设计简单合理。

数字逻辑华南理工大学出版社第三十九页，共一百二十一页，编辑于2023年，星期三3.3.1包含无关最小项的逻辑化简

在某些实际问题中，一个n变量的逻辑函数并不是与2n个最小项都有关，而仅与其中一部分有关，与另一部分则无关。无关最小项发生在以下两种情况：

⑴有的实际问题中，加在逻辑电路上的输入变量的某些组合是不可能出现的。

⑵有的问题中，虽然输入变量的2n个组合均可能出现，但是实际关心的只是某些输入组合时的输出情况（0或1），而其余输入组合时的输出是什么并不关心。

数字逻辑华南理工大学出版社第四十页，共一百二十一页，编辑于2023年，星期三包含无关最小项的逻辑化简举例

数字逻辑华南理工大学出版社【例10】设计一个一位十进制数的数值范围指示器，输入A，B，C，D按8421编码方式，即X=8A+4B+2C+D，要求当X≥5时，输出F=1，否则F=0，求F的最简与或式。解：根据题意，由于一位十制数只有0至9十个数。按8421制编码只有0000，0001，至1001等十种输入组合出现，其余的1010，1011，1100，1101，1110，1111六种组合不可能出现。因此列出真值表如图3-10（a）所示，并写出函数式如下：

画出卡诺图，如图3-10（b）所示。将无关项考虑进去，得到最简的与或式：F=A+BD+BC如果不包含无关项，则可得到：

第四十一页，共一百二十一页，编辑于2023年，星期三无关项的使用规则：“有用则用”

无关项是有用则用。即无关项可变1，也可变0来使用。

【例11】试化简含无关项逻辑函数首先画出函数的卡诺图如图3-11（a）所示，对于函数内的最小项填1，对于无关项填X。之后按卡诺图圈合方法进行，对于无关项是有用则用。即无关项可变1，也可变0来使用。如图3-11（b）所示。由卡诺图得到唯一的最简化的解：F=BD+D+AC数字逻辑华南理工大学出版社第四十二页，共一百二十一页，编辑于2023年，星期三3.3.2具有多个输出的组合逻辑化简

数字逻辑华南理工大学出版社【例12】

画出它们的卡诺图如图3-12（a）和（b）所示，并分别求解，得到：

F=+ABG=C+AB

观察卡诺图，看到在两个卡诺图上圈了相同的项AB（红线部分）。因此，可以构建如图3-12（c）的电路图，而不是图3-12（d）的电路图。

第四十三页，共一百二十一页，编辑于2023年，星期三3.3.3无输入反变量函数的化简

为了减少信号输入的端数或电路设计本身的限制。对于用与非门消除输入反变量，通常可采用下列的方法：⑴代数法化简

①套用公式（摩根定律）②代替因子法⑵图解法化简数字逻辑华南理工大学出版社【例15】解：通过公式得：第四十四页，共一百二十一页，编辑于2023年，星期三续上（代替因子法）

数字逻辑华南理工大学出版社代替因子法也是用以消除反变量输入的方法。所谓代替因子法是，在一个乘积项中，原变量部分叫头部，反变量部分叫尾部；头部的每个变量叫头部因子，尾部的每个变量叫尾部因子。把头部因子的各种组合插入其尾部因子的非号内，可以构成一个“代替因子”，代替因子代替相应的尾部因子所得的乘积项与原乘积项相等。

【例16】是一个乘积项头部因子各组合是A、B、AB；尾部因子是；代替因子有故有代替因子法常用在代数运算过程最后消除输入反变量。第四十五页，共一百二十一页，编辑于2023年，星期三数字逻辑华南理工大学出版社练习：设计一个1位二进制数比较器。要求用数目最少的下面提供的元器件完成设计方案a)、与非门和异或门方案b)、与非门第四十六页，共一百二十一页，编辑于2023年，星期三组合逻辑中的竞争冒险前面讨论组合逻辑电路时，都是假定输入和输出信号已处于稳定状态下来分析的

在组合电路中，当逻辑门有两个互补输入信号同时向相反状态变化时，输出端可能产生过渡干扰脉冲的现象称为竞争冒险。

数字逻辑华南理工大学出版社第四十七页，共一百二十一页，编辑于2023年，星期三竞争冒险数字逻辑华南理工大学出版社第四十八页，共一百二十一页，编辑于2023年，星期三竞争冒险我们把这种两个互补信号同时向相反状态变化的现象叫竞争。

数字逻辑华南理工大学出版社第四十九页，共一百二十一页，编辑于2023年，星期三竞争冒险可见，存在竞争现象的电路不一定都产生过渡干扰脉冲，只是存在产生过渡干扰脉冲的危险而已，故称其为竞争冒险。竞争冒险的判别？代数识别法卡诺图识别发数字逻辑华南理工大学出版社第五十页，共一百二十一页，编辑于2023年，星期三代数识别法使用条件：当每次只有一个输入变量改变状态时方法：将其他输入变量取特定值（0或1），此时若逻辑表达式可写成或则可判断存在竞争冒险数字逻辑华南理工大学出版社第五十一页，共一百二十一页，编辑于2023年，星期三卡诺图识别法方法：函数表达式的每个乘积项对应于一个卡诺图圈，如果两个卡诺图圈存在这相切的部分，且相切部分又未被另一个卡诺图圈圈住数字逻辑华南理工大学出版社第五十二页，共一百二十一页，编辑于2023年，星期三竞争冒险如何消除竞争冒险？加选通脉冲修改逻辑设计第五十三页，共一百二十一页，编辑于2023年，星期三加选通脉冲原理：在接收了输入信号并且电路达到了新的稳态之后，才加入选通脉冲。这种方法具有通用性

第五十四页，共一百二十一页，编辑于2023年，星期三修改逻辑设计我们将表达式变换一下：第五十五页，共一百二十一页，编辑于2023年，星期三3.4组合逻辑电路在计算机中的应用

为什么制造集成电路？常见组合逻辑集成电路有：加法器、编码器、译码器、数据选择器、数据分配器和奇偶校验器等。

数字逻辑华南理工大学出版社第五十六页，共一百二十一页，编辑于2023年，星期三加法器（Adder）是计算机或其他数字系统对二进制数进行运算处理的组合逻辑构件（只有两个输入变量）加法器（Adder）是构成算术运算电路的基本单元。加法器的基本组成部分是全加器。串行加法器进位信号产生方法并行加法器半加器：不考虑来自低位的进位而将两个数相加3.4.1加法器

数字逻辑华南理工大学出版社第五十七页，共一百二十一页，编辑于2023年，星期三1、半加器

逻辑电路图数字逻辑华南理工大学出版社半加器的逻辑函数表达式：

ABhj0000011010101101第五十八页，共一百二十一页，编辑于2023年，星期三数字逻辑华南理工大学出版社用与非门构成半加器第五十九页，共一百二十一页，编辑于2023年，星期三2.全加器全加器：除了最低位以外每一位都应该考虑来自低位的进位，即进行两个加数和一个进位数的相加（总共三个输入变量）一位全加器AiBiCi-1SiCi0000000110010100110110010101011100111111第六十页，共一百二十一页，编辑于2023年，星期三2.全加器数字逻辑华南理工大学出版社写出hi和ji的输出逻辑函数表达式，经过公式化简和转换得：第六十一页，共一百二十一页，编辑于2023年，星期三3．多位加法器

能够实现多位二进制数加法运算的电路称为多位加法器。多位加法器大致可分为两类：串行进位加法器并行进位加法器。

数字逻辑华南理工大学出版社电路的输出为：F=A3A2A1A0+B3B2B1B0=j3h3h2h1h0串行进位加法器第六十二页，共一百二十一页，编辑于2023年，星期三并行进位加法器

并行进位加法器，也叫超前进位加法器。采用超前进位方式，电路中增加了快速进位电路，提高运算速度。中规模集成电路74LS283是带快速进位的4位超前进位加法器芯片。

数字逻辑华南理工大学出版社在串行电路中，由于每位的结果是逐级向前传递，最终到达输出端，因而电路的延迟时间随着位数n的增加而增大。为了提高速度，采用超前电路。即各个模块不产生级联信号而只产生供超前电路进行运算的中间信号，由超前电路对这些中间信号同时进行处理，从而产生输出结果。第六十三页，共一百二十一页，编辑于2023年，星期三串行加法器接地数字逻辑华南理工大学出版社C1=G1+P1C0C2=G2+P2C1Cn=Gn+PnCn-1…第六十四页，共一百二十一页，编辑于2023年，星期三超前进位加法器⒈超前进位加法器的结构框图如图所示：x0y0yn-1xn-2yn-2Sn-1Sn-2S0CnSn超前进位发生器Pn-1Gn-1CinGCn-1CinGC0•••YYXXSSPPxn-1XCinGYSPPn-2Gn-2Cn-2P0G0Cn-2Cn-1数字逻辑华南理工大学出版社第六十五页，共一百二十一页，编辑于2023年，星期三C1=G1+P1C0C2=G2+P2C1C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0第六十六页，共一百二十一页，编辑于2023年，星期三中规模集成加法应用

【例18】试用中规模集成电路74LS283组成八位二进制超前进位加法器。解：74LS283是4位超前加法器，所以用两片加法器芯片即可构成一个所需要的加法器。将低位芯片的进位输入端接地，进位输出端接高位芯片进位输入端，就构成了一个八位超前进位加法器。连接图如图3-21所示。数字逻辑华南理工大学出版社第六十七页，共一百二十一页，编辑于2023年，星期三设计一个代码转换电路，将8421码转化为余三码第六十八页，共一百二十一页，编辑于2023年，星期三3.4.2译码器逻辑器件及应用一般译码器输入端数n总是小于输出端数m；输入编码为n位二进制编码；一个n位字表示2n个不同的编码值，通常为：

0～(2n

－1)。有时编码值可以少于2n个。译码就是把输入代码译为一定的输出信号，以表示它的原意。完成译码功能的组合逻辑电路就是译码器(Decoder)。

数字逻辑华南理工大学出版社第六十九页，共一百二十一页，编辑于2023年，星期三译码器的实现原理：对于每输入一组不同的代码：只有一个输出呈现有效状态，其他都无效，可实现按照编码选择二进制译码器二—十进制译码器数字显示译码器常见译码器第七十页，共一百二十一页，编辑于2023年，星期三一、二进制译码器原理

BinaryDecoderCircuitStructures最常用的译码器是二进制译码器。又称为n-2n译码器。其中：输入编码为n位二进制数；输出编码为2n取1码。换句话说，译码器输出为2n个最小项

(最小项发生器)。当输入变量数n大于器件的输入变量数时，可以用多个二进制译码器的级联来实现。数字逻辑华南理工大学出版社第七十一页，共一百二十一页，编辑于2023年，星期三二、二进制译码器

数字逻辑华南理工大学出版社第七十二页，共一百二十一页，编辑于2023年，星期三双2：4线译码器；3：8线译码器；4：16线译码器等

（74LS139）（74LS138）第七十三页，共一百二十一页，编辑于2023年，星期三

二进制译码器的级联

CascadingBinaryDecoders当输入变量数n大于器件的输入变量数时，可以用多个二进制译码器的级联来实现。(用三个2-4译码器完成一个3-8译码器)数字逻辑华南理工大学出版社第七十四页，共一百二十一页，编辑于2023年，星期三MSI二进制译码器应用举例(DecoderApplications)

⒈用二进制译码器实现组合逻辑函数

因为n-2n二进制译码器的输出对应于n变量函数的2n个最小项，所以可以借用此器件来实现任何组合逻辑函数。【例21】试用一块74LS138实现下列逻辑函数。解：根据3：8线译码器的功能，已知译码器正常工作时，满足：；其中mi为最小项，i的取值是由0→7，即每个输出仅仅包含量一个最小项。所示变换上式得：设置译码器使能端G1=1，。将函数输入变量A，B，C分别接至译码器输入端A2，A1，A0，实现函数F1，F2的连接图如图3-26所示。数字逻辑华南理工大学出版社第七十五页，共一百二十一页，编辑于2023年，星期三二-十进制译码器

该译码器共有4个输入端和10个输出端，是4：10线译码器。二—十进制译码逻辑图

逻辑表达式

数字逻辑华南理工大学出版社第七十六页，共一百二十一页，编辑于2023年，星期三二-十进制译码器(真值表)

序号输入输出A3A2A1A0000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110伪码101011111111111011111111111111001111111111110111111111111110111111111111111111111111数字逻辑华南理工大学出版社第七十七页，共一百二十一页，编辑于2023年，星期三数字显示译码器

能实现显示功能的译码器称为数字显示译码器。通常由译码器、驱动器、显示器等部分组成。

常见的七段数字显示器有半导体数码管（LED）和液晶数码管（LCD）

数字逻辑华南理工大学出版社第七十八页，共一百二十一页，编辑于2023年，星期三七段数字显示器原理

数码管及其接法

第七十九页，共一百二十一页，编辑于2023年，星期三集成七段数字显示译码器74LS48

数字逻辑华南理工大学出版社第八十页，共一百二十一页，编辑于2023年，星期三3.4.3编码器Encoders在数字系统中，要对所处理的信息或数据赋予二进二代码，称为编码

当译码器的输出编码位数少于输入编码位数时，这种器件称为编码器。约束条件：同一时刻只能有一个输入端有效。目前经常使用的编码器有：普通编码器和优先编码器两大类。

数字逻辑华南理工大学出版社上面的译码器实现的是多对一的译码，而编码器则是一对多的译码第八十一页，共一百二十一页，编辑于2023年，星期三普通编码器第八十二页，共一百二十一页，编辑于2023年，星期三普通编码器第八十三页，共一百二十一页，编辑于2023年，星期三普通编码器输入输出BCD码十进制D3D2D1D0I00000I10001I20010I30011I40100I50101I60110I70111I81000I91001由真值表可以写出BCD码输出函数表达式D3=I8+I9D2=I4+I5+I6+I7D1=I2+I3+I6+I7D0=I1+I3+I5+I7+I9第八十四页，共一百二十一页，编辑于2023年，星期三二、优先权编码器PriorityEncoders如果在任一时刻，允许2n个部件中有多个器件同时提出请求，则2n–n二进制编码器产生的n位编码必定有重复，而不能与输入请求的条件一一对应了。为此，应对输入端进行优先权分配，使编码器仅响应请求中优先权最高的有效输入端，并产生相应的输出编码。这种具有指定输入端优先权顺序的编码器。称为优先权编码器。数字逻辑华南理工大学出版社第八十五页，共一百二十一页，编辑于2023年，星期三优先编码器不同于普通编码器：它允许多个输入线上同时有信号。如何解决混乱？答：按优先顺序进行排队，仅对优先级别最高的输入信号编码。第八十六页，共一百二十一页，编辑于2023年，星期三优先编码器SAAAASAEX第八十七页，共一百二十一页，编辑于2023年，星期三第八十八页，共一百二十一页，编辑于2023年，星期三第八十九页，共一百二十一页，编辑于2023年，星期三集成优先编码器8：3优先编码器74LS148（二进制优先编码器）第九十页，共一百二十一页，编辑于2023年，星期三74147（二～十进制优先编码器）第九十一页，共一百二十一页，编辑于2023年，星期三优先编码器【例15】设计十进制数字键盘的编码逻辑第九十二页，共一百二十一页，编辑于2023年，星期三二、编码器的级联若需要输入端n>8的编码器，则可用多片74LS148级联起来。如用2片74LS148级联成的16-4优先权编码器。数字逻辑华南理工大学出版社第九十三页，共一百二十一页，编辑于2023年，星期三三、编码器应用举例在多处理器系统中，需对各处理器争用总线作出仲裁。为提高仲裁速度，通常采用并行优先权仲裁方式。在争用总线的各处理器进行优先权分配后，通过优先权编码器和译码器进行裁决。键盘编码系统数字逻辑华南理工大学出版社第九十四页，共一百二十一页，编辑于2023年，星期三3.4.4数据选择器（MUX）数据选择器又称多路选择器Multiplexers，是一个数字关，可以从n路源数据中选择一路送至输出端。

数据选择器有2n根输入线、n根选择线和1根输出线，根据n个选择变量的不同代码组合，来选择2n个不同的输入

数字逻辑华南理工大学出版社常用的数值选择器有：2选1，4选1，8选1，16选1第九十五页，共一百二十一页，编辑于2023年，星期三1、2选1数据选择器数字逻辑华南理工大学出版社A0D0D1YA0D1D0YA0Y0D01D1第九十六页，共一百二十一页，编辑于2023年，星期三2、4选1数据选择器数字逻辑华南理工大学出版社数据输入端（D0，D1，D2，D3）：四路输入数据。

数据输出端（Y）：一路输出数据。

地址输入端（S0，S1）：用于输入选择控制第九十七页，共一百二十一页，编辑于2023年，星期三3、多路选择器输出逻辑表达式从n组数据源中选择哪一组源数据传送到输出端，由选择输入端的输入值S决定。

S与n的关系为：n=2s(或S=log2n)S位选择信号有2s种组合(即最小项)。每一种组合对应选择n(=2s)组输入源数据中的一组。逻辑表达式为：i=0n-1KY=∑EN·mi·KDiK=1，2，…，b式中：KY为输出位，KDi是第i组输入源数据的第

K位，mi是S位选择输入变量的最小项。数字逻辑华南理工大学出版社第九十八页，共一百二十一页，编辑于2023年，星期三多路选择器的原理图&ENKD0KD1KDn-1S-n二进制译码器Sm0m1mn-1KY

输入选择&&≥

1数字逻辑华南理工大学出版社第九十九页，共一百二十一页，编辑于2023年，星期三4、标准的中规模多路选择器⒈8选1多路选择器74LS151⒉4组2选1多路选择器74LS157⒊2组4选1多路选择器74LS153具有三态输出的多路选择器，当其使能输入无效时，将强制输出端处于高阻抗。有三态输出端的多路选择器的输出端可以直接连接在一起（不需要或门连接），使得用这种器件可以方便第组成更大的多路选择器MUX

常用的这种器件有74LS251，74LS253和74LS257等。⒋三态输出多路选择器数字逻辑华南理工大学出版社第一百页，共一百二十一页，编辑于2023年，星期三第一百零一页，共一百二十一页，编辑于2023年，星期三多路选择器的扩展

ExpandingMultiplexers1.使用无三态输出的多路选择器及译码器⒉使用三态输出的多路选择器及译码器⒊采用多级MUX的树形结构将多路选择器MUX分级连接，低一级(前一级)MUX的输出作为其高一级(后一级)MUX的数据输入用选择输入信号的低位控制低一级MUX，高位控制高一级MUX各级的使能输入可以同一控制数字逻辑华南理工大学出版社第一百零二页，共一百二十一页，编辑于2023年，星期三扩展举例

【例23】试用两片4选1数据选择器连接成8选1的数据选择器。解：根据4选1和8选1的数据选择器的原理，利用选通端进行通道扩展，由两片4选1构成8选1的数据选择器的连接图如图3-36所示。其中相当于是A2。8选1的数据选择器

数字逻辑华南理工大学出版社第一百零三页，共一百二十一页，编辑于2023年，星期三用多路选择器实现任意组合逻辑函数

【例25】用8选1数据选择器实现函数解：由函数式变换成标准最小项和式：函数式中只有A、B和C三个逻辑变量，将它们依次接到数据选择器的选择输入端，数据输入端依次接0、1、1、1、1、1、1、0，这样输出端就是逻辑函数F，如图3-38所示。数字逻辑华南理工大学出版社第一百零四页，共一百二十一页，编辑于2023年，星期三3.4.5数据分配器数据分配器（Demultiplexers，简称DMUX）也称多路分配器。功能正好与数据选择器相反，是一种单路输入，多路输出的逻辑构件。通常数据分配器有1根输入线、n根选择线和2n根输出线。

数字逻辑华南理工大学出版社第一百零五页，共一百二十一页，编辑于2023年，星期三1、将译码器作为数据分配器(Demultiplexers)⑴数据分配器工作原理⑵用二进制译码器作为数据分配器数据分配器也可以看作是译