时序逻辑电路演示文稿

时序逻辑电路演示文稿1当前第1页\共有81页\编于星期日\3点优选时序逻辑电路当前第2页\共有81页\编于星期日\3点组合逻辑电路：t时刻输出仅与t时刻输入有关，

与t以前的状态无关。时序逻辑电路：t时刻输出不仅与t时刻输入有关，

还与电路过去的状态有关。一、组合逻辑电路和时序逻辑电路的区别1、从逻辑功能上看3当前第3页\共有81页\编于星期日\3点组合逻辑电路组合逻辑电路的框图时序逻辑电路框图存储电路主要由触发器构成4当前第4页\共有81页\编于星期日\3点X——外部输入Y——外部输出Z——触发器的控制输入Q——触发器的状态输出时序电路的结构：1）由组合电路和存储电路（触发器）构成；2）触发器的状态与电路的输入信号共同决定了电路的输出。一个时序电路可以没有组合电路部分，但是不能没有存储电路。5当前第5页\共有81页\编于星期日\3点2、从电路结构上看3、从功能描述上看组合电路不含存储信息的触发器等元件。时序电路一定含有存储信息的元件——触发器。6当前第6页\共有81页\编于星期日\3点7二、时序逻辑电路的形式1、Moore型输出仅与存储电路的现态Q有关，而与当前输入无关。2、Mealy型输出不仅与存储电路的现态Q有关，而且还与当前输入有关。当前第7页\共有81页\编于星期日\3点8三、时序逻辑电路的分类当前第8页\共有81页\编于星期日\3点96.2

时序逻辑电路的分析方法当前第9页\共有81页\编于星期日\3点10一、分析步骤异步当前第10页\共有81页\编于星期日\3点11二、分析举例☆同步时序电路分析1、无外部输入的时序电路例1

试分析图示电路，并画出状态图和时序图。当前第11页\共有81页\编于星期日\3点121）时钟方程CLK1=CLK2=CLK（对同步电路可省去）2）驱动方程（输入方程）3）状态方程由JK特性方程：Q*=JQ’+K’Q可得各触发器的次态表达式——状态方程当前第12页\共有81页\编于星期日\3点134）状态转换表（依次设初态，求次态）5）状态图主循环无效状态电路具有自启动能力当前第13页\共有81页\编于星期日\3点146）波形图功能：同步三进制计数器，有自启动能力当前第14页\共有81页\编于星期日\3点15例2

试分析图示时序电路的逻辑功能。（带有外部输出Y，触发器为主从JKF-F）当前第15页\共有81页\编于星期日\3点161）时钟方程（略）2）驱动方程（输入方程）当前第16页\共有81页\编于星期日\3点173）状态方程由JK特性方程：Q*=JQ’+K’Q可得各触发器的次态表达式——状态方程4）输出方程当前第17页\共有81页\编于星期日\3点185）状态转换表（依次设初态，求次态）当前第18页\共有81页\编于星期日\3点19状态转换表的另一种形式：当前第19页\共有81页\编于星期日\3点206）状态图当前第20页\共有81页\编于星期日\3点212、有外部输入的时序电路例1

试分析图示时序电路。当前第21页\共有81页\编于星期日\3点221）驱动方程（输入方程）2）输出方程当前第22页\共有81页\编于星期日\3点233）状态方程由T特性方程：得：当前第23页\共有81页\编于星期日\3点244）状态转换表当前第24页\共有81页\编于星期日\3点255）状态图当前第25页\共有81页\编于星期日\3点26例2

试分析图示时序电路。当前第26页\共有81页\编于星期日\3点271）驱动方程（输入方程）2）输出方程3）状态方程当前第27页\共有81页\编于星期日\3点284）状态表当前第28页\共有81页\编于星期日\3点295）状态图当前第29页\共有81页\编于星期日\3点306）波形图设Q=0（初态），加到输入端A、B的波形如图。当前第30页\共有81页\编于星期日\3点31当前第31页\共有81页\编于星期日\3点327）功能分析☆该电路为串行加法器电路A——被加数，B——加数Y——加法和，Q——进位☆波形图表示了两个八位二进制数相加得到

和数的过程。A=01101100，B=00111010，Y=10100110当前第32页\共有81页\编于星期日\3点336.3

时序逻辑电路的设计方法当前第33页\共有81页\编于星期日\3点34一、设计步骤1.设定状态从逻辑功能要求出发，确定输入、输出变量以及电路的状态数。通常取原因（或条件）为输入变量，结果为输出变量。2.画状态图这一步是关键。对每一个需要记忆的输入信息用一个状态来表示，以确定所涉及电路需多少个状态。此时状态用S0、S1、….来表示。当前第34页\共有81页\编于星期日\3点353.状态化简消去原始状态中的多余状态以得到最简状态图。4.状态编码给化简后的状态图中的每一个状态赋以二进制码。二进制码的位数n等于触发器的个数，它与电路的状态数m之间应满足：当前第35页\共有81页\编于星期日\3点365.选触发器类型6.求输出方程、状态方程、驱动方程7.画电路图8.检查自启动能力当前第36页\共有81页\编于星期日\3点37二、设计举例☆Moore型同步时序电路设计例1

试设计一个自然态序、带进位输出端的同步

五进制计数器。解：1）设定状态，作原始状态图当前第37页\共有81页\编于星期日\3点382）状态编码∵M=5，∴取触发器位数n=3当前第38页\共有81页\编于星期日\3点393）编码后状态图4）选触发器类型选用3个下降沿触发的JK触发器当前第39页\共有81页\编于星期日\3点40电路次态/输出（）卡诺图5）求输出方程、状态方程、驱动方程方法一：当前第40页\共有81页\编于星期日\3点41卡诺图的分解当前第41页\共有81页\编于星期日\3点42由卡诺图得状态方程和输出方程：将状态方程变换为JK触发器特性方程的标准形式，就可以找出驱动方程：当前第42页\共有81页\编于星期日\3点43由此可得驱动方程：当前第43页\共有81页\编于星期日\3点44方法二：当前第44页\共有81页\编于星期日\3点45当前第45页\共有81页\编于星期日\3点46当前第46页\共有81页\编于星期日\3点47输出方程：驱动方程：由特性方程得状态方程：检查所设计电路是否具有自启动能力当前第47页\共有81页\编于星期日\3点486）作电路图当前第48页\共有81页\编于星期日\3点497）检查自启动能力由状态方程可得：由此表可以看出，电路具有自启动能力。当前第49页\共有81页\编于星期日\3点508）完整状态图当前第50页\共有81页\编于星期日\3点51例2

试设计一个模可变递增同步计数器，当控制信号X=0时为三进制计数，X=1时为四进制计数。设置一个进位输出端C。解：1）根据题意画状态图当前第51页\共有81页\编于星期日\3点522）状态编码3）编码后状态转换表当前第52页\共有81页\编于星期日\3点53当前第53页\共有81页\编于星期日\3点544）选触发器∵M=4，∴取触发器位数n=2使用两个上升沿触发的D触发器5）求输出方程、驱动方程当前第54页\共有81页\编于星期日\3点55利用D触发器激励表求驱动方程：当前第55页\共有81页\编于星期日\3点566）检查自启动能力由状态方程：得：有自启动能力。7）电路图略当前第56页\共有81页\编于星期日\3点57☆Mealy型同步时序电路设计例：设计一个串行数据检测器，要求连续输入三个或三个以上“1”时输出为1，其余情况下输出为0。设输入变量为X，输出变量为Y用X（1位）表示输入数据用Y（1位）表示输出（检测结果）解：1）设定状态当前第57页\共有81页\编于星期日\3点586.4

若干常用的时序逻辑电路当前第58页\共有81页\编于星期日\3点596.4.1寄存器和移位寄存器一、寄存器1.寄存器的定义——能够暂存数据的部件。寄存器的功能——接受、存放、传送数据。寄存器的组成——触发器及门电路。说明：对寄存器中的触发器只要求它具有置1、置0

的功能即可，因而无论用何种类型的触发器

都可组成寄存器。当前第59页\共有81页\编于星期日\3点602.寄存器的种类1）并行输入寄存器——输入数据可同时送入

寄存器内。2）串行输入寄存器——即“移位寄存器”，数据串行输入，有左移、右移、双向移位。3）静态移位寄存器——由触发器作存储单元，输入的数据可长久保留。4）动态移位寄存器——由电容作存储单元，输入的数据不可长久保留，需刷新。当前第60页\共有81页\编于星期日\3点613.基本寄存器数据并行输入，并行输出。当前第61页\共有81页\编于星期日\3点62四位寄存器——74HC175当前第62页\共有81页\编于星期日\3点63功能表：这种寄存器具有很强的抗干扰能力。当前第63页\共有81页\编于星期日\3点64二、移位寄存器移位寄存器——可以进行移位操作的寄存器。它同时具有寄存和移位两个功能。数字电路中，加减运算用加法器。减法器完成，乘、除运算则用移位以后再加的办法完成。例：求A=1010与B=1101的积。当前第64页\共有81页\编于星期日\3点65演算过程：求几项“部分积”之和当前第65页\共有81页\编于星期日\3点661.分类1）左移——在一个移位命令作用下，寄存器中各位（bit）的信息依次向左移动一位。当前第66页\共有81页\编于星期日\3点67设：输入的代码次序是1011。送数前，先将寄存器清零，然后在4个CLK脉冲的作用下将数据送入寄存器，并可在4个触发器的输出端得到并行输出的代码。当前第67页\共有81页\编于星期日\3点68当前第68页\共有81页\编于星期日\3点692）右移3）双向移位（74LS194）2.应用——数码的串入、并出变换电路电路由两部分组成：①右移寄存器——由触发器组成；②取样电路——由4个与门组成。当前第69页\共有81页\编于星期日\3点70当前第70页\共有81页\编于星期日\3点71CLK脉冲与取样信号的时间关系如图，为保证电路正确工作，取样信号必须与CLK上升沿错开，而且取样脉冲频率是时钟脉冲频率的1/4。即：当前第71页\共有81页\编于星期日\3点72工作原理：每来4个CLK，数据逐位串入，在下一个CLK到来之前，发出一个取样信号，以达到串入、并出目的。当前第72页\共有81页\编于星期日\3点733.74LS194——四位双向移位寄存器1）框图当前第73页\共有81页\编于星期日\3点742）工作方式控制当前第74页\共有81页\编于星期日\3点753）功能这是一种功能较齐全的移位寄存器，具有清零、左移、右移、并行加载、保持五种功能。保持——并行加载——当