计算机组成原理课程研讨

计算机学院《计算机组成原理》——课程研讨计算机组成原理考查目标1.理解单处理器计算机系统中各部件的内部工作原理、组成结构以及相互连接方式，具有完整的计算机系统的整机概念。2.理解计算机系统层次化结构概念，熟悉硬件与软件之间的界面，掌握指令集体系结构的基本知识和基本实现方法。3.能够运用计算机组成的基本原理和基本方法，对有关计算机硬件系统中的理论和实际问题进行计算、分析，并能对一些基本部件进行简单设计。第五章中央处理器

CPU的功能和基本结构指令执行过程数据通路的功能和基本结构控制器的功能和工作原理指令流水线CPU的功能和基本结构一、CPU的功能指令控制

保证机器按程序规定的顺序取出执行操作控制

CPU产生每条指令所对应的操作信号，并把各种操作信号送往相应的部件，从而控制这些部件按指令的要求进行动作时间控制

对各种操作的实施时间进行定时数据加工

对数据进行算术运算和逻辑运算处理CPU的功能和基本结构控制器的功能：控制器的作用是控制程序的执行，它必须具有以下基本功能：（1）取指令

当程序已在存储器中时，首先根据程序入口取出第一条指令，为此要发出指令地址及控制信号。然后不断取出第2，3，…条指令

（2）分析指令

或叫解释指令、指令译码等。是对当前取得的指令进行分析，指出它要求作什么操作，并产生相应的操作控制命令，如果参与操作的数据在存储器中，还需要形成操作数地址CPU的功能和基本结构（3）执行指令根据分析指令时产生的“操作命令”和“操作数地址”形成相应的操作控制信号序列，通过CPU及输入输出设备的执行，实现每条指令的功脂，其中还包括对运算结果的处理以及下条指令地址的形成。计算机不断重复顺序执行上述三种基本操作：取指、分析、执行；再取指、再分析、再执行……，如此循环，直到遇到停机指令或外来的干预为止。CPU的功能和基本结构（4）控制程序和数据的输入与结果输出根据程序的安排或人的干预，在适当的时候向输入输出设备发出一些相应的命令来完成I／O功能，这实际上也是通过执行程序来完成的。

（5）对异常情况和某些请求的处理当机器出现某些异常情况，诸如算术运算的溢出和数据传送的奇偶错等；或者某些外来请求，诸如磁盘上的成批数据需送存储器或程序员从键盘送入命令等，由这些部件或设备发出：①“中断请求”信号②DMA请求信号CPU的功能和基本结构二、控制器的组成控制器是计算机的指挥中心，其基本功能就是执行指令。控制器由程序计数器(PC)、指令寄存器(IR)、地址寄存器(AR)、数据寄存器(DR)、指令译码器(ID)、时序系统和微操作信号发生器组成。下图是一CPU的基本模型结构。CPU的功能和基本结构图6.3是控制器基本组成的逻辑框图。5.2指令执行过程指令执行的电路过程(1)一条加法指令的执行过程

假设运算器的框图如图6.6所示。5.2指令执行过程5.2指令执行过程5.2指令执行过程假设指令格式如下：rs，rd，rs1为通用寄存器地址；imm(或disp)为立即数(或位移量)。加法指令功能：将寄存器(rs)中的一个数与存储器中的一个数(其地址为(rs1)+disp)相加，结果放在寄存器rd中，rs与rd为同一寄存器。5.2指令执行过程加法指令完成以下操作：①从存储器取指令，送入指令寄存器，并进行操作码译码(分析指令)。程序计数器加1，为下一条指令作好准备。

控制器发出的控制信号：PC→AB，W／R#=0，M／IO#=1；DB→IR；PC+1。②计算数据地址，将计算得到的有效地址送地址寄存器AR。

控制器发出的控制信号：rsl→GR，(rsl)→ALU，disp→ALU(将rsl的内容与disp送ALU)；“+”(加法命令送ALU)；ALU→AR(有效地址送地址寄存器)。指令执行过程③到存储器取数。控制器发出的控制信号：AR→AB，W／R#=0，M／IO#=1；DB→DR(将地址寄存器内容送地址总线，同时发访存读命令，存储器读出数据送数据总线后，打入数据寄存器)。④进行加法运算，结果送寄存器，并根据运算结果置状态位N，Z，V，C。控制器送出的控制信号：rs→GR，(rs)→ALU，DR→ALU(两个源操作数送ALU)；“+”(ALU进行加法运算)：rd→GR，ALU→rd置N，Z，V，C(结果送寄存器，并置状态位)。指令执行过程以上操作需要四个机器周期，其时间安排如下：其中取指令和取数周期通过总线访问存储器；计算地址和运算送结果周期在CPU内部进行操作，此时总线空闲。

CPU内部的寄存器，如程序计数器(PC)、指令寄存器(IR)、通用寄存器(GR)等都是在一个周期的末尾接受信息的，即在T2时，利用CLK时钟的下降沿打入寄存器，在图6.7中末标明。大部分计算机CPU中的触发器、寄存器都是利用与时钟同步的脉冲打入的。指令执行过程【例】如图所示的处理机逻辑框图中，有两条独立的总线BUS1、BUS2和两个独立的存储器IM和DM。已知指令存储器IM最大容量为16384字（字长18位），数据存储器DM最大容量是65536字（字长16位）。（1）指出下列各寄存器的位数：程序计数器PC，指令寄存器IR，指令存储器地址寄存器IAR，指令存储器数据寄存器IDR，数据存储器地址寄存器DAR，数据存储器数据寄存器DDR。（2）设处理机格式为：171090OPXADDA(R1)指令的功能是：(AC0)＋((R1)＋A)→AC1，写出该指令的操作流程图并标出相应的微操作控制信号。指令执行过程指令执行过程【分析】（1）PC=14位，IR=18位，IAR=14位，IDR=18位，DAR=16位，DDR=16位（2）PC→IARC3，IARin

IM→IDRRD，IDRin

IDR→IRC6，IRin，

(R1)＋A→AC1C1，C12，＋，AC1in

AC1→DARC7，DARin

DM→DDRR/W=R，DDRin

AC0＋DDR→AC1C4，C11，＋，AC1in指令流水线分析程序中各条指令的执行过程可以发现，机器的各部分在某些周期内在进行操作，而在某些周期内是空闲的。以图6.7的加法指令时序图为例，在四个机器周期内，取指与取数周期访问存储器，而运算器不工作；计算地址与加法运算周期，运算器进行操作而存储器空闲。如果控制器调度恰当，让各个部件紧张工作，就可提高计算机运行速度，于是在大型计算机中首先研究并采用了流水线结构，如今已推广到小型、微型计算机中。指令流水线一、流水线基本工作原理计算机执行程序是按顺序的方式进行的，即程序中各条机器指令是按顺序串行执行的。如按四个周期完成一条指令来考虑，其执行过程如下：指令流水线其中下标1表示第1条指令，下标2表示第2条指令。在某些计算机中，CPU分成指令部件I和执行部件E，指令部件完成取指和指令译码等操作，执行部件完成运算和保存结果等操作。在现代计算机中，指令译码很快，尤其是RISC机更是这样，因此在前面讨论指令执行过程时，将指令译码的时间忽略了。如按指令部件和执行部件顺序操作来考虑可将程序的执行过程表示成：指令流水线顺序执行的优点是控制简单，但是机器各部分的利用率不高。例如，指令部件(I)工作时，执行部件(E)基本空闲；而执行部件工作时，指令部件基本空闲。如果把两条指令或若干条指令在时间上重叠起来进行如图6.37所示，将大幅度提高程序的执行速度。指令流水线指令流水线从图6.37(a)可以看到，当指令部件完成对第一条指令的操作后，交给执行部件去继续处理，同时进行第二条指令的取指操作。假如每个部件完成操作所需的时间为了，那么尽管每条指令的执行时间为2T，但当第一条指令处理完后，每隔了时间就能得到一条指令的处理结果，相当于把处理速度提高一倍。在图6.37(b)，将一条指令分成4段，若每段所需时间为t，那么一条指令的执行时间为4t，但当第一条指令处理完后每隔‘时间就能得到一条指令的处理结果，平均速度提高到4倍，其过程相当于现代工业生产装配线上的流水作业，因此把这种处理机称之为流水线处理机。指令流水线流水CPU的结构指令流水线

IF（InstructionFetch） 取指令阶段ID（InstructionDecode）指令译码阶段EX（Execute） 执行运算阶段MEM（MemoryAccess） 存储器访问阶段WB（WriteBack） 写回结果阶段WB指令流水线流水线的时空图流水线技术：把一个重复的过程分解为若干个子过程，每个子程序可以与其他子过程同时进行描述流水线的工作，最常用的方法是时间-空间图（时空图）横坐标：表示时间，即各个任务在流水线中所经过的时间纵坐标：表示空间，即流水线的各个子过程，也称为级、段、流水线深度(Stage)指令流水线非流水计算机的时空图每4个机器周期才有一个输出结果指令流水线流水计算机的时空图每个机器周期可以输出一个结果指令流水线二、流水线的分类1、指令流水线它是指指令步骤并行。例如将指令流的处理过程划分为取指、译码、取操作数、执行这几个并行处理的过程段，如图6.37所示。在程序开始执行时，由于流水线未装满，有的功能部件没有工作，速度较低；在图6.37(b)中，在开始3t时间内得不到指令的处理结果，因此只有在流水线装满的稳定状态下，才能保证最高处理速率。指令流水线2、算术流水线它是指运算操作步骤并行。如流水线加法器、流水线乘法器等。【例如】执行浮点加法运算，可以分成“对阶”，“尾数加”及“结果规格化”三段，每一段设置有专门的逻辑电路完成指定操作，并将其输出保存在锁存器中，作为下一段的输入,如图6.38所示。当浮点加法对阶运算完成后，将结果送入锁存器，然后就可进行下一条浮点指令的阶码运算，实现流水线操作。指令流水线指令流水线由于流水线相邻两段在执行不同的指令(或操作)，因此无论是指令流水线或运算操作流水线，在相邻两段之间必须设置锁存器或寄存器，以保证在一个周期内流水线的输入信号不变。当流水线各段工作饱满时，能发挥最大作用。在流水线计算机中，当任务饱满时，任务源源不断地输入流水线，不论有多少级过程段，每隔一个时钟周期都能输出一个任务，从理论上说，一个具有k级过程段的流水线处理n个任务需要的时钟周期数为：Tk＝k＋(n－1)指令流水线其中k个时钟周期用于处理第一个任务，k个周期后，流水线被装满，剩余的n－1个任务只需n－1个周期就完成了。如果用非流水线处理器来处理这n个任务，则所需时钟周期数为:TL＝n·k

我们将TL和Tk的比率定义为k级线性流水处理器的加速比：

Ck=TL/Tk当n>k时，Ck→k，这就是说，理论上k级线性流水线处理器几乎可以提高k倍速度。但实际上由于存储器冲突、数据相关、程序分支和中断，这个理想的加速比不一定能达到。指令流水线【例如】假设一条指令的解释分为取指、分析与执行3步，每步相应的时间为t取指、t分析和t执行，分析以下三种情况下执行完50条指令所需时间的一般关系式。

(1)顺序方式。

(2)如果“执行k”与“取指k＋1”重叠。

(3)如果“执行k”、“分析k＋1”与“取指k＋2”重叠。【解答】

(K＋1)取指与K执行重叠如下图(a)；(K＋2)取指、(K＋1)分析、K执行重叠如下图(b)。指令流水线指令流水线指令流水线(1)顺序方式50条指令需要：50×(T取＋T分＋T执)。(2)100条指令需要：T取＋50T分＋49max(T取，T执)＋T执(3)50条指令需要：T取＋max(T分，T取)＋48×max(T执，T分，T取)＋max(T执，T分)＋T执指令流水线【例】指令流水线有取指(IF)、译码(ID)、执行(EX)、访存(MEM)、写回寄存器堆(WB)五个过程段，共有12条指令连续输入此流水线。(1)画出流水处理的时空图，假设时钟周期100ns。(2)求流水线的实际吞吐率(单位时间里执行完毕的指令数)。(3)求流水处理器的加速比。【解答】(1)12条指令连续进入流水线的时空图如下：指令流水线指令流水线(2)流水线在16个时钟周期中执行完12条指令，故实际吞吐率为

12/(16×100ns)=75×105

条指令／s(3)k级流水线处理n个任务所需的时钟周期数为:Tk=k＋(n－1)非流水处理器处理n个任务所需的时钟周期周期数为:TL=nkk级流水线处理器的加速比为Ck=TL/Tk=nk/(k＋(n－1))代入已知数据

n=12，k=5，则Ck=12×5/(5＋11)=60/16=3.75指令流水线3、处理机流水线处理机流水线又称为宏流水线，是指程序步骤的并行。由一串级联的处理机构成流水线的各个过程段，每台处理机负责某一特定的任务，数据流从第一台处理机输入，经处理后被送入与第二台处理机相联的缓冲存储器中；第二台处理机从该存储器中取出数据进行处理，然后传送给第三台处理机；如此串联下去。指令流水线当流水线各段工作饱满时，能发挥最大作用。在上例中，假如浮点运算部件没有足够的数据来源，那么流水线中的某些段、甚至全部将处于空闲状态，这样就没有充分发挥流水线的作用。因此，是否采用流水线组织，在计算机的那一部分采用流水线组织要根据实际情况确定。指令流水线三、流水线中的相关问题流水线不能连续工作的原因，除了编译形成的程序不能发挥流水线的作用或存储器供应不上为连续流动所需的指令和数据以外，还因为出现了“相关”情况或遇到了程序转移指令。主要有三种类型的相关（冲突）结构相关（资源冲突）：当指令重叠执行过程中，硬件资源满足不了指令重叠执行的要求数据相关（数据冲突）：在同时执行的多条指令中，一条指令依赖前一条指令的执行结果(数据)却无法得到控制相关（控制冲突）：流水线遇到分支指令或其他改变PC值的指令指令流水线1、资源相关资源相关是指多条指令进入流水线后，在同一机器时钟周期内争用同一个功能部件所发生的冲突

例：假定一条指令流水线由五段组成，且仅有IF过程和MEM过程需要访问存储器指令流水线I1与I4两条指令在时钟4争用存储器资源的相关冲突指令流水线2、数据相关

ADDR1,R2,R3 ;

R2＋R3→R1SUBR4,R1,R5 ;

R1－R5→R4ANDR6,R1,R7 ;

R1∧R7→R0指令发生数据相关冲突

指令流水线3、控制相关控制相关冲突由转移指令（分支指令）引起执行转移指令时，依据转移条件的产生结果 可能为顺序取下条指令 也可能转移到新的目标地址取指令 地址不定，流水线需要暂停、发生断流转移指令主要有： 无条件转移指令：跳转、过程调用和返回 条件分支指令

指令流水线又如，在图6.37(b)的4级流水线中，假如第2条指令的操作数地址即为第一条指令保存结果的地址，那么取操作数2的动作需要等待t时间才能进行，否则取得的数据是错误的，这种情况称为数据相关，该数据可以是存放在存储器中或通用寄存器中，分别称为存储器数据相关或寄存器数据相关。此时流水线中指令流动情况将如图6.39(a)所示。指令流水线指令流水线为了改善流水线工作情况，一般设置相关专用通路，即当发生数据相关时，第2条指令的操作数直接从数据处理部件得到，而不是存入后再读取，这样指令能按图6.39(b)流动。由于数据不相关时，仍需到存储器或寄存器中取数，因此增加了控制的复杂性。另外由于计算机内有较多指令存在，其繁简程度不一，执行时间及流水线级数不同，相关的情况各异，有时避免不了产生不能连续工作的情况，这种现象称为流水线阻塞或产生了“气泡”。一般来说，流水线级数越多，情况越复杂，而两级流水线则不存在数据相关现象。指令流水线四、程序转移对流水线的影响在大多数流水线机器中，当遇到条件转移指令时，确定转移与否的条件码往往由条件转移指令本身或由它前一条指令形成，只有当它流出流水线时，才能建立转移条件并决定下条指令地址。因此当条件转移指令进入流水线后直到确定下一地址之前，流水线不能继续处理后面的指令而处于等待状态，因而影响流水线效率。指令流水线在某些计算机中采用了“猜测法”技术，机器先选定转移分支中的一个，按它继续取指并处理，假如条件码生成后，说明猜测是正确的，那么流水线可继续进行下去，时间得到充分利用，假如猜错了，那么要返回分支点，并要保证在分支点后已进行的工作不能破坏原有现场，否则将产生错误。编译程序可根据硬件上采取的措施，使猜测正确的概率尽量高些。指令流水线在计算机运行时，当I／O设备有中断请求或机器有故障时，要求中止当前程序的执行而转入中断处理。在流水线机器中，在流水线中存在几条指令，因此就有一个如何“断流”的问题。当I／O系统提出中断时，可以考虑把流水线中的指令全部完成，而新指令则按中断程序要求取出；但当出现诸如地址错、存储器错、运算错而中断时，假如这些错误是由第i条指令发生的，那么在其后的虽已进入流水线的第i+1条指令、第i十2条指令，...也是不应该再执行的。指令流水线流水线机器处理中断的方法有两种：不精确断点法和精确断点法。有些机器为简化中断处理，采用了“不精确断点法”，对那时还未进入流水线的后续指令不允许其再进入，但已在流水线中的所有指令则仍执行完毕，然后转入中断处理程序。由于集成电路的发展，允许增加硬件的复杂性，因此当前大部分流水线计算机采用“精确断点法”，即不待已进入流水线的指令执行完毕，尽早转入中断处理。指令流水线【例如】流水线中有三类数据相关冲突：写后读(RAW)相关；读后写(WAR)相关；写后写(WAW)相关。判断以下三组指令各存在哪种类型的数据相关。(1)I1ADDR1，R2，R3；(R2＋R3)→R1I2SUBR4，R1，R5；(R1－R5)→R4(2)I3STAM(x)，R3;(R3)→M(x)，M(x)是存储器单元

I4ADDR3，R4，R5；(R4＋R5)→R3(3)I5MULR3，R1，R2;(R1)×(R2)→R3I6ADDR3，R4，R5；(R4＋R5)→R3指令流水线【解答】：第(1)组指令中，I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变成I2指令在I1指令写入R1前就读出R1内容，发生RAW相关。第(2)组指令中，I3指令应先读出R3内容并存入存储单元M(x)，然后在I4指令中将运算结果写入R3。但由于I4指令进入流水线，变成I4指令在I3指令读出R3内容前就写入R3，发生WAR相关。第(3)组指令中，如果I6指令的加法运算完成时间早于I5指令的乘法运算时间，变成指令I6在指令I5写入R3前就写入R3，导致R3的内容错误，发生WAW相关。指令流水线五、指令动态调度策略简单指令流水线技术的一个主要局限

指令顺序发射(in-orderissue)＝按序发射 指令顺序执行(in-orderexecution)

如果一条指令在流水线中，与之相关的指令及其后面的指令都不能进行处理改进指令流水线，只要指令操作数就绪就执行，

指令乱序执行(out-of-orderexecution)

指令乱序结束(out-of-ordercompletion)MULR0,R2,R4ADDR6,R0,R8SUBR7,R3,R1指令流水线六、多指令流出技术进一步改进指令流水线，实现一个时钟周期发射（流出issue）多条指令超标量(Superscalar)处理器：每个时钟周期发射多条指令（1～8）超长指令字(VLIW:VeryLongInstructionWord)：通过编译器调度无关的多条指令（4～16）形成一条长指令，每个时钟周期发射一条长指令超级流水线(Superpipelining)：将每个功能部件进一步流水化，使得一个功能部件在一个时钟周期中可以处理多条指令（可以简单地理解为很长的流水线）指令流水线多发射流水线01234567T正常流水线超标量流水线0123456T0123456T超长指令字流水线3个操作01234567T超级流水线指令流水线流水线的性能指标流水线的性能通常用吞吐率、加速比和效率3项指标来衡量。1、吞吐率吞吐率是指在单位时间内流水线所完成的任务数量或输出结果的数量。n：任务数Tk：处理完成n个任务所用的时间指令流水线（1）各段时间均相等的流水线各段时间均相等的流水线时空图如下：指令流水线流水线完成n个连续任务所需要的总时间为（假设一条k段线性流水线）

Tk＝kΔt＋(n-1)Δt＝(k＋n-1)Δt

流水线的实际吞吐率最大吞吐率指令流水线最大吞吐率与实际吞吐率的关系

流水线的实际吞吐率小于最大吞吐率，它除了与每个段的时间有关外，还与流水线的段数k以及输入到流水线中的任务数n等有关。只有当n>>k时，才有TP≈TPmax。

指令流水线(2)各段时间不完全相等的流水线各段时间不等的流水线及其时空图，如下图所示。一条4段的流水线S1，S3，S4各段的时间：ΔtS2的时间：3Δt

（瓶颈段）流水线中这种时间最长的段称为流水线的瓶颈段。

指令流水线指令流水线各段时间不等的流水线的实际吞吐率：（Δti为第i段的时间，共有k个段）流水线的最大吞吐率为指令流水线【例如】一条4段的流水线中，S1，S2，S4各段的时间都是Δt，唯有S3的时间是3Δt。最大吞吐率为指令流水线2、加速比加速比：完成同样一批任务，不使用流水线所用的时间与使用流水线所用的时间之比。假设：不使用流水线（即顺序执行）所用的间为Ts，使用流水线后所用的时间为Tk，则该流水线的加速比为指令流水线（1）流水线各段时间相等（都是△t）一条k段流水线完成n个连续任务所需要的时间为

Tk=(k＋n-1)Δt顺序执行n个任务所需要的时间：

Ts=nk△t流水线的实际加速比为：指令流水线最大加速比:当n>>k时，S

≈

k

思考：流水线的段数愈多愈好？

指令流水线(2)流水线的各段时间不完全相等时一条k段流水线完成n个连续任务的实际加速比为指令流水线3、效率效率：流水线中的设备实际使用时间与整个运行时间的比值，即流水线设备的利用率。由于流水线有通过时间和排空时间，所以在连续完成n个任务的时间内，各段并不是满负荷地工作。（1）各段时间相等各段的效率ei相同指令流水线整条流水线的效率为可以写成最高效率为当n>>k时，E≈1。指令流水线当流水线各段时间相等时，流水线的效率与吞吐率成正比。

E=TP△t

（2）流水线的效率是流水线的实际加速比S与它的最大加速比k的比值。当E=1时，S=k，实际加速比达到最大。指令流水线（3）从时空图上看，效率就是n个任务占用的时空面积和k个段总的时空面积之比。当各段时间不相等时指令流水线流水线的性能分析举例【例】设在下图所示的静态流水线上计算：

流水线的输出可以直接返回输入端或暂存于相应的流水寄存器中，试计算其吞吐率、加速比和效率。(每段的时间都为△t)指令流水线解：（1）选择适合于流水线工作的算法先计算A1+B1、A2+B2、A3+B3和A4+B4；再计算(A1+B1)×(A2+B2)和(A3+B3)×(A4+B4)；然后求总的乘积结果。

（2）画出时空图指令流水线