电子系统设计实践(1)优秀文档

第12章电子系统设计实践

EDA技术实用教程12.1等精度频率计设计在此完成的设计项目可达到的指标为：

(1)频率测试功能：测频范围0.1Hz～100MHz。测频精度：测频全域相对误差恒为百万分之一。(2)脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs。(3)占空比测试功能：测试精度1％～99％。(4)相位测试功能(附加功能)。12.1.1主系统组成图12-1频率计主系统电路组成MA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑ENDetester;TSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出ENDPROCESS;(2)脉宽测试功能：测试范围0.与GW48系统上给出的标准待测频率，计算误差，并与理论误差值比较。图12-2等精度频率计主控结构TCLK:INSTD_LOGIC;--待测频率时钟信号图12-4例12-1的RTL图(2)脉宽测试功能：测试范围0.--CL高电平时测高电平脉宽而当CL为低电平时，测低电平脉宽。'0';--时，表示计数结束，可以从标准计数器中读数据了N阶的FIR系统差分方程可表示为：12.1.2测频原理图12-2等精度频率计主控结构

设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立：12-1不难得到测得的频率为：12-2图12-3频率计测控时序12.1.2测频原理占空比=12-312.1等精度频率计设计12.1.3FPGA/CPLD开发的VHDL设计【例12-1】LIBRARYIEEE;--等精度频率计FPGA设计部分USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYetesterISPORT(BCLK:INSTD_LOGIC;--标准频率时钟信号clock2，50MHZTCLK:INSTD_LOGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--当SPUL为高电平时，CL为预置门控信号，用于测频计数--时间控制当SPUL为低电平时，CL为测脉宽控制信号，--CL高电平时测高电平脉宽而当CL为低电平时，测低电平脉宽。SPUL:INSTD_LOGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;--起始计数标志信号EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束，SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--数据读出选同控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位数据读出ENDetester;ARCHITECTUREbehavOFetesterISSIGNALBZQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器SIGNALTSQ:STD_LOGIC_VECTOR(31DOWNTO0);--测频计数器SIGNALENA:STD_LOGIC;--计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3，BENA,PUL:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);接下页BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--标准频率计数低8位输出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--标准频率计数最高8位输出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待测频率计数值最低8位输出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出TSQ(31DOWNTO24);BZH:PROCESS(BCLK,CLR)--标准频率测试计数器，标准计数器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待测频率计数器，测频计数器BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;接下页ENDPROCESS;PROCESS(TCLK,CLR)BEGINIFCLR='1'THENENA<='0';ELSIFTCLK'EVENTANDTCLK='1'THENENA<=CL;ENDIF;ENDPROCESS;MA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑CLK1<=NOTMA;CLK2<=MAANDQ1;CLK3<=NOTCLK2;SS<=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGINIFCLR='1'THENQ1<='0';ELSIFCLK1'EVENTANDCLK1='1'THENQ1<='1';ENDIF;ENDPROCESS;DD2:PROCESS(CLK2,CLR)BEGINIFCLR='1'THENQ2<='0';ELSIFCLK2'EVENTANDCLK2='1'THENQ2<='1';ENDIF;ENDPROCESS;DD3:PROCESS(CLK3,CLR)BEGINIFCLR='1'THENQ3<='0';ELSIFCLK3'EVENTANDCLK3='1'THENQ3<='1';ENDIF;ENDPROCESS;接下页PUL<='1'WHENSS="10"ELSE--当SS=“10”时，PUL高电平，允许标准计数器计数，'0';--禁止计数EEND<='1'WHENSS="11"ELSE--EEND为低电平时，表示正在计数，由低电平变到高电平'0';--时，表示计数结束，可以从标准计数器中读数据了BENA<=ENAWHENSPUL='1'ELSE--标准计数器时钟使能控制信号，当SPUL为1时，测频率PULWHENSPUL='0'ELSE--当SPUL为0时，测脉宽和占空比PUL;ENDbehav;图12-4例12-1的RTL图

图12-5等精度频率计测频时序图

12.1.3FPGA/CPLD开发的VHDL设计图12-6等精度频率计测脉宽时序图

12.1.3FPGA/CPLD开发的VHDL设计12.1等精度频率计设计12.1.4测试与设计步骤

12.1.5相位测试

相位差=图12-7测相仪模型

12.1等精度频率计设计12.1.5相位测试

图12-8测相仪电路原理图（工程）

12.1等精度频率计设计12.1.5相位测试

图12-9相位检测原理图epd）

图12-10鉴相器EPD的仿真波形

12.2使用IPCore设计FIR滤波器图12-11直接型FIR滤波器结构

N阶FIR滤波器系统的传递函数：

N阶的FIR系统差分方程可表示为：

12.2使用IPCore设计FIR滤波器图12-12直接型FIR实现结构

12.2使用IPCore设计FIR滤波器图12-13FIR滤波器设计示意

SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);图12-7测相仪模型MA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑测频精度：测频全域相对误差恒为百万分之一。ELSIFCLK3'EVENTANDCLK3='1'THENQ3<='1';ENDIF;DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位数据读出4节的步骤首先完成等精度频率计专用芯片（FPGA）的设计，按照图12-5和12-6的时序，在GW48系统上硬件验证例12-1的各项功能：等精度测频率、测脉宽、测占空比。PULWHENSPUL='0'ELSE--当SPUL为0时，测脉宽和占空比IFCLR='1'THENTSQ<=(OTHERS=>'0');IFCLR='1'THENQ2<='0';2使用IPCore设计FIR滤波器测频精度：测频全域相对误差恒为百万分之一。TSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出IFCLR='1'THENBZQ<=(OTHERS=>'0');ENDPROCESS;图12-1频率计主系统电路组成TCLK:INSTD_LOGIC;--待测频率时钟信号12.2使用IPCore设计FIR滤波器图12-14FIRCompiler安装图

12.2使用IPCore设计FIR滤波器12-15设置UserLibraries12.2使用IPCore设计FIR滤波器图12-16在MegaWizard管理器中选择IPCore12.2使用IPCore设计FIR滤波器图12-17FIR滤波器系数确定

MA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑START:OUTSTD_LOGIC;--起始计数标志信号(2)脉宽测试功能：测试范围0.IFCLR='1'THENQ1<='0';BZQ(15DOWNTO8)WHENSEL="001"ELSE2使用IPCore设计FIR滤波器IFENA='1'THENTSQ<=TSQ+1;ENDIF;DD1:PROCESS(CLK1,CLR)SIGNALQ1,Q2,Q3，BENA,PUL:STD_LOGIC;图12-21FIR滤波器总体连接图图12-1频率计主系统电路组成1等精度频率计设计12-2FIR滤波器设计图12-7测相仪模型12-1多功能测试仪设计2使用IPCore设计FIR滤波器12.2使用IPCore设计FIR滤波器图12-18FIR系数修正

12.2使用IPCore设计FIR滤波器图12-19FIR模块Symbol12.2使用IPCore设计FIR滤波器图12-20firm模块仿真结果

12.2使用IPCore设计FIR滤波器图12-21FIR滤波器总体连接图

习题12-1根据第12.1节的叙述，回答以下问题：

（1）由图12-4说明信号“SPUL”和“EEND”的作用

（2）用数学证明，CL门的时间在0.1s至1s间，在可测的频域内，误差小于等于标准频率源一个周期。

(3)分析图12-4和图