半定制设计模式

半定制设计模式第一页，共四十二页，编辑于2023年，星期五

§1 引言按版图设计自动化程度分:

手工设计半自动设计全自动设计按版图结构及制造方法分:

半定制（semi-custom）全定制（full-custom）第二页，共四十二页，编辑于2023年，星期五§2 门阵列、宏单元阵列及门海一、门阵列设计模式(gatearray）

门阵列设计模式又称为母片（masterslice）法。它预先设计和制造好各种规模的母片，如1000门，3000门，5000门，10000门……母片上除其金属连线及引线孔以外的各层图形均是固定不变的，且以阵列形式排列。第三页，共四十二页，编辑于2023年，星期五母片结构第四页，共四十二页，编辑于2023年，星期五基本单元在门阵列母片中，一个基本单元是以三对或五对管子组成，基本单元的高度，宽度都是相等的，并按行排列。第五页，共四十二页，编辑于2023年，星期五单元库中存放的信息：NAND3电路图逻辑图版图：孔、引线电路参数：扇入，扇出门延迟时间第六页，共四十二页，编辑于2023年，星期五单元库

单元库中存有上百种不同功能的单元电路，这些单元作为系统设计的基础，可以重复使用。它是由Foundry提供的。门阵列的生产制造可以分为两个相对独立的过程：

第一个过程是母片的制造，同时提供与之配套的单元库。第二个过程是根据用户所要实现的电路，完成母片上电路单元的布局及单元间连线。然后对这部分金属线及引线孔的图形进行制版、流片。第七页，共四十二页，编辑于2023年，星期五门阵列的设计流程门阵列设计的优点：（1）事先制备母片，使设计周期缩短。（2）母片及库单元都是事先设计好，并经过验证。因此，正确性得到保证。（3）门阵列模式非常规范，自动化程度高。（4）价格低，适合于小批量的ASIC设计。第八页，共四十二页，编辑于2023年，星期五门阵列设计的缺点：（1）芯片利用率低，70%左右。（2）不够灵活，对设计限制太多。（3）布通率不能做到100%布通，要人工解决剩线问题。第九页，共四十二页，编辑于2023年，星期五

二、宏单元阵列模式（macro-cellarray）为了提高门阵列的芯片利用率，一种改进的结构是去掉垂直方向的走线通道，跨越单元行的线可以利用空闲栅来完成。第十页，共四十二页，编辑于2023年，星期五

三、门海设计模式（seaofgates）

门海设计模式进一步改进了宏单元阵列的版图结构，取消了水平方向的走线通道，成为一种无通道（channel-less）的门阵列，它仍然保留了半定制设计法的优点：母片预制。 第十一页，共四十二页，编辑于2023年，星期五

§3标准单元设计模式

（StandardCellDesignStyle）

标准单元设计与门阵列设计的最大区别是它没有母片。但是，它有单元库，版图中晶体管的排列是规则的，在制造时，需要从头开始制版。第十二页，共四十二页，编辑于2023年，星期五标准单元设计模式第十三页，共四十二页，编辑于2023年，星期五标准单元设计方法标准单元中的基本单元是等高的并按行排列行与行之间留有水平布线通道单元行之间的垂直方向有垂直走线道、内部走线道。电源、地线水平规则排列。第十四页，共四十二页，编辑于2023年，星期五单元库单元库中存有100~200种单元电路单元名、逻辑图、电路图、电路参数、物理版图。单元的逻辑功能、电学性能及几何设计规则等都是经过验证和分析的。单元物理版图包括各层图形。I/O单元的设计。第十五页，共四十二页，编辑于2023年，星期五输入保护单元第十六页，共四十二页，编辑于2023年，星期五输出驱动单元第十七页，共四十二页，编辑于2023年，星期五去掉金属铝第十八页，共四十二页，编辑于2023年，星期五标准单元模式的优点（1）比门阵列更加灵活的布图方式。（2）可以解决布通率问题，达到100%布通率。（3）单元库预先设计，可以提高布图效率。（4）标准单元设计模式，由于其自动化程度高、设计周期短、设计效率高。十分适用于ASIC的设计，是目前应用最广泛的设计方法之一。第十九页，共四十二页，编辑于2023年，星期五标准单元的改进增加了布线层数（3~8层）和采用“跨单元布线”（over-cellrouting）技术。允许出现双高的单元。单元引线端的位置也可以任意，不一定要在单元的上下边界上，这样有利于提高芯片的利用率。含有大模块的标准单元，给自动布图算法带来了一定难度。无通道的标准单元。第二十页，共四十二页，编辑于2023年，星期五标准单元布图模式存在的问题当工艺更新之后，标准单元库要随之更新，这是一项十分繁重的工作。为了解决人工设计单元库的费时问题，设计重用（Reuse）技术可用于解决单元库的更新问题。混合模式的标准单元布图算法研究。第二十一页，共四十二页，编辑于2023年，星期五

标准单元布图流程NetlistLibraryTechnologyconstraintsGlobal&SlotPlacementGrgGenerationResourceEstimationSpecialRouting第二十二页，共四十二页，编辑于2023年，星期五CrossPointAssignmentLayerAssignmentDetailedAreaRoutingEndInitialSteinerTreeGlobalRouting第二十三页，共四十二页，编辑于2023年，星期五标准单元布局问题描述：输入:1单元库（包括时延信息）；

2互连信息；

3约束条件（芯片高度/行数、区域限制、行方向、障碍、时延、功耗等）；

输出:单元位置。目标:在满足所有约束的条件下优化芯片面积和拥挤度。第二十四页，共四十二页，编辑于2023年，星期五

标准单元总体布局结果第二十五页，共四十二页，编辑于2023年，星期五

标准单元详细布局总体布局结果详细布局结果(a)(b)第二十六页，共四十二页，编辑于2023年，星期五

标准单元详细布局结果第二十七页，共四十二页，编辑于2023年，星期五布线拥挤区的不可预见性和总体布线结果对布线顺序的依赖性是总体布线算法面临的两大主要问题。算法目标：

-减小线网布线顺序对总体布线结果的影响

-加强对布线拥挤区域的预测，避开拥挤区域

-引入时延、高频串扰、功耗等优化目标

-提高布线算法效率，降低其时间/空间复杂度总体布线中要解决的关键问题第二十八页，共四十二页，编辑于2023年，星期五

总体布线图（GRG）第二十九页，共四十二页，编辑于2023年，星期五总体布线图及总体布线示意图第三十页，共四十二页，编辑于2023年，星期五

标准单元总体布线结果第三十一页，共四十二页，编辑于2023年，星期五

总体布线结果显示第三十二页，共四十二页，编辑于2023年，星期五

标准单元详细布线引脚通孔轨道枝上边下边干狗腿第三十三页，共四十二页，编辑于2023年，星期五HVH模式VHV模式Track1Track2Track3Track1Track2各种通道布线模型第三十四页，共四十二页，编辑于2023年，星期五通道布线实例第三十五页，共四十二页，编辑于2023年，星期五开关盒布线实例第三十六页，共四十二页，编辑于2023年，星期五有网格区域布线实例第三十七页，共四十二页，编辑于2023年，星期五

无网格布线结果第三十八页，共四十二页，编辑于2023年，星期五

无网格布线结果（局部）第三十九页，共四十二页，编辑于2023年，星期五§4 现场可编程门阵列（FPGA） 现场可编程门阵列（FieldProgrammableGateArray）是一种可编程器件，它是近几年迅速发展起来的，用于ASIC设计的一种新方法。

FPGA提供了用户可编程和自己制造的能力，极大地缩短了设计和制造时间。第四十页，共四十二页，编辑于2023年，星期五FPGA设计方法一