基于QuartusⅡ的伪随机m序列发生器的设计

通信系统课程设计报告基于QuartusⅡ的伪随机m序列发生器的设计通信系统课程设计报告设计题目：伪随机m序列发生器的设计班级：13物联网1姓名：李亚军学号：2013313136指导教师：程钦、任艳玲课程地点：60-5072106年9月8日目录序言………………1QuartusⅡ软件介绍……………21.1QuartusⅡ简介……………2基于QuartusⅡ的伪随机m序列发生器的设计………32.1伪随机m序列发生器的设计要求………32.2伪随机m序列发生器的设计……………32.3伪随机m序列发生器的实现……………52.3.1原理图输入法实现与仿真结果分析………………52.3.2VHDL语言实现与仿真结果分析……………………72.4

设计分析与总结……………92.4.1故障分析…………………92.4.2功能分析…………………9参考文献………………………10体会与建议……………………11附录………………12图6QuartusⅡ实现m序列电路原理图a图6QuartusⅡ实现m序列电路原理图abc0按照图4原理图，选用7个D触发器和1个异或门按照原理图相连接。D触发器为上升沿有效，PRN引脚低电平时Q引脚输出为高电平，CLRN引脚低电平时Q引脚输出为低电平。如图6的第一个D触发器PRN引脚开始输入一个低电则Q引脚输出为高电平可以防止Q引脚开始为低电平则整个电路都在低电平循环无法验证结果是否正确。c0输出为m序列，c1-c6是为了易于分析结果。图7Quartus图7QuartusⅡ实现m序列电路原理图的仿真结果图由图6电路原理图可知时钟周期为输出的m序列周期2倍。又因为码元速率要求为50Hz，所以时钟频率应设置为0.01秒（1/50*2=0.01s）。又因为序列周期要求为127则m序列周期为2.54s（1/50*127=2.54s）。即仿真结果应该在2.54s后数据开始重复出现。如图7仿真结果c0-c6与算出的数据a0-a6一一对应，仿真图高电平为1，低电平为0。仿真图纵向结果与数据横向结果对应，将仿真图与图5数据对比可知能产生符合要求的序列。b为时钟信号一个上升沿产生一组数据。大图为整体图，左右两张图分别为大图开始与2.54s处图的放大效果。经对比2.54s后图像与开始一样即仿真数据与开始数据重复。故该电路可以产生序列周期要求为127的伪随机m序列。c0输出数据即序列周期要求为127的伪随机m序列。2.3.2VHDL语言实现与仿真结果分析LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYlyjISPORT(CLK:INSTD_LOGIC;--时钟信号 EN:INSTD_LOGIC;--使能信号，高电平将D0值给Y D0:INSTD_LOGIC_VECTOR(6DOWNTO0);--输入初始值 Y:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--输出信号m序列ENDENTITYlyj;ARCHITECTUREBHVOFlyjISBEGINPROCESS(CLK,EN)VARIABLED1:STD_LOGIC_VECTOR(6DOWNTO0);--D1与D2为变量用于实现逻辑功能VARIABLED2:STD_LOGIC_VECTOR(6DOWNTO0);--D0与D2高低位与原理图a6-0对应BEGINIFEN='1'THEND1:=D0;--EN=1时D0值给D1ELSIFCLK'EVENTANDCLK='1'THEN--上升沿有效D2(6):=(D1(4)XORD1(0));--由原理图得D1(4)与D1(0)异或值给D2(6)D2(5):=D1(6);--D1(6)值给D2(5)D2(4):=D1(5);D2(3):=D1(4);D2(2):=D1(3);D2(1):=D1(2);D2(0):=D1(1);D1(6):=D2(6);--D2(6)值给D1(6)D1(5):=D2(5);D1(4):=D2(4);D1(3):=D2(3);D1(2):=D2(2);D1(1):=D2(1);D1(0):=D2(0);ENDIF;Y<=D1;--D1值给YENDPROCESS;ENDBHV;由程序可知一个时钟周期输出一个m序列码元。又因为码元速率要求为50Hz，所以时钟频率应设置为0.01秒（1/50*2=0.01s）。又因为序列周期要求为127则m序列周期为2.54s（1/50*127=2.54s）。即仿真结果应该在2.54s后数据开始重复出现。由程序可知CLK为时钟源上升沿有效，EN为高电平将D0数据给D1。Y为输出引脚，Y[0]引脚为产生m序列数据，如图8所示第一个上升沿开始产生m序列。下面两张图分别为大图开始与2.54s处图的放大效果。经对比2.54s后图像与开始一样即仿真数据与开始数据重复。将Y输出数据与图5对比可知能产生题目要求的序列。故该电路可以产生序列周期要求为127的伪随机m序列。Y[0]数据即序列周期要求为127的伪随机m序列。图8Quartus图8QuartusⅡ实现m序列VHDL语言的仿真结果图2.4

设计分析与总结

2.4.1

故障分析

现象：m序列输出始终为低电平原因：初始值为0，则电路一直为0循环。

2.4.2

功能分析可以产生周期为127，码元速率为50Hz的m序列。VHDL语言可以自定义初始数据。参考文献[1]樊昌信.通信原理[M].北京：国防工业出版社，2015年1月.P379-P390[2]电信学院通信原理课程组.通信系统实验与设计指导书[M].常州，2013年9月.P4-P7

体会与建议通过本次实验，对伪随机m序列有了进一步的学习。本次实验只是用软件产生m序列，并将产生的序列与计算的理论值进行对比，以判断数据是否正确。并没有对m序列进行实际应用。m序列是一组随机而又重复的数据，可以对其进行相关编码这样就可以将m序列与其他知识相结合。如对其进行简单的2ASK,2DPSK编码。这样m序列就可以应用于通信系统。伪随机序列具有随机噪声的特点，所以m序列也可以运用检测通信系统的性能。由于序列的随机性也可以用于信