同步D触发器和异步D触发器_第1页
同步D触发器和异步D触发器_第2页
同步D触发器和异步D触发器_第3页
同步D触发器和异步D触发器_第4页
同步D触发器和异步D触发器_第5页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

同步D触发器和异步D触发器同步D触发器和异步D触发器/NUMPAGES5同步D触发器和异步D触发器同步D触发器和异步D触发器同步和异步实验时间：寒假第三周实验地点：老校区16楼实验室实验学生：刘欢实验原理：1.同步时序电路：同步时序电路是指各触发器的时钟端全部连接在一起,并接系统时钟端;只有当时钟脉冲到来时,电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化;状态表中的每个状态都是稳定的.2.异步时序电路：异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路.实验内容:在这里我用D触发器来很明显的体现出同步和异步的区别。先用verilog描述一个异步的D触发器，即就是当有时钟clk、reset、set、信号时该处发起都会随时发出响应。然后描述一个同步的D触发器，当有时钟脉冲时才会做出响应，而reset和set发生时只会等时终发生变化才会做出响应。然后在测试用例中使用相同的信号，观察两个触发器的区别。异步D触发器：moduleD_AT(outputregq,inputd,inputclk,inputreset,inputset);//AsyncPostBackTrigger触发器always@(posedgeclkornegedgeresetornegedgeset)//带有置位和复位的触发器beginif(!reset)//低电平有效q<=0;elseif(!set)q<=1;elseq<=d;endEndmodule同步的D触发器：moduleD_ST(outputregq,inputd,inputclk,inputreset,inputset);//synchronizertriggeralways@(posedgeclk)beginif(reset==1)//高电平有效q<=0;elseif(set==1)q<=1;elseq<=d;endEndmodule波形图：对上图进行分析：q1为同步触发器输出信号，q2为异步触发器输出信号。因为同步是以高电平有效的，所以在set由低变高时，会发生置位，又因为是同步触发器，所以要等到CLK上升沿时才会变化，在图中很显然能表现出来；而异步触发器是低电平有效，所有当RESET由高变低时，会发生复位，又因为它是异步触发器，所以只要有复位信号就就会复位，不用管CLK是否有沿变化，图中很显然能够看出来。注意：在设计电路的时候尽可能使用同步设计。因为异步设计问题常常会由于电压、温度或工艺制程的微妙变化而间歇性的表现出来。同步设计是一种正规的设计方法，他可以保证设计能够在要求

人人文库> 全部分类> 行业资料 > 信息产业

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论