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文档简介

数电大作业1——计数器实验目的1.学习使用VerilogHDL语言，并学会使用进行QuartusⅡ软件编程和仿真；2.掌握数字电路的设计方法，熟悉设计过程及其步骤；3.培养学生的动手能力，能学以致用，为今后从事电子线路设计打下良好基础；4.巩固加深对数电知识的理解，在仿真调试过程中，能结合原理来分析实验现象；实验内容设计内容及要求利用VerilogHDL设计一个以自己学号后三位为模的计数器；编写源程序；给出仿真电路图和仿真波形图；需求分析：由于本人的学号为7112130501，后3位为501，为便于观察，选取中间三位为进制来编写加法计数器，以保证与他人的区别性，即编一个以213为模的加法计数器。若采用同步清零的方法，则计数为0~212，化为二进制数即为000000000计到011010100。编写源代码：modulecount_213(out,data,load,reset,clk);output[8:0]out;input[8:0]data;inputload,reset,clk;reg[8:0]out;always@(posedgeclk)//clk上升沿触发begin if(!reset)out=9'h000;//同步清零，低电平有效 elseif(load)out=data;//同步预置 elseif(out>=212)out=9'h000;//计数最大值为212，超过清零 elseout=out+1;//计数endendmodule程序说明：该计数器为一个9位计数器，计数范围0~212，具有同步同步置数和同步清零功能。时钟的上升沿有效，当clk信号的上升沿到来时，如果清零信号为0，则清零；若不为0，计数器进行计数，计至212处同步清零。画出仿真电路图：图1为同步置数、同步清零加法计数器的仿真电路图实验结果由仿真波形可以看出，计数器从000000000计到011010100后便清零。而011010100B=212D,所以该计数器即为一个模为213的计数器，符合实验要求。实验总结1.计数器功能表ClkResetLoadOut上升沿0X清零上升沿10置数（data）上升沿11计数2.应熟知计数器的使用方法，并能设计出任意进制的计数器，在设计时才能得心应手。计数进制的改变，包括清零法（同步清零和异步清零）和置数法。假定计数器的计数进制为N,要将其改为M进制的计数器，M<N。当计数器从全零状态开始计数，若采用同步清零法，设计时应经过M-1个状态后清零；若采用异步清零法，设计时应经过M个状态后清零。这样就跳过了M个状态，实现了M进制计数器。因为采用异步清零法会产生清零不可靠的问题，本实验采用的为同步清零法。3.本实验采用的是数据流描述方式来描述电路，通过assign连续赋值实现组合逻辑功能，使用简单，语句易于读懂。4.调试过

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