IDDQ测试原理及方法

------------------------------------------------------------------------IDDQ测试原理及方法电流测试1电流测试简介功能测试是基于逻辑电平的故障检测，逻辑电平值通过测量原始输出的电压来确定，因此功能测试实际上是电压测试。电压测试对于检测固定型故障特别是双极型工艺中的固定型故障是有效的，但对于检测CMOS工艺中的其他类型故障则显得有些不足，而这些故障类型在CMOS电路测试中是常见的对于较大电路，电压测试由于测试图形的生成相当复杂且较长，因而电流测试方法被提出来电流测试的测试集相当短，这种测试方式对于固定型故障也有效。CMOS电路具有低功耗的优点，静态条件下由泄漏电流引起的功耗可以忽略，仅在转换期间电路从电源消耗较大的电流。电源电压用VDD表示，Q代表静态（quiescent)，则IDDQ可用来表示MOS电路静态时从电源获取的电流，对此电流的测试称为IDDQ测试，这是一种应用前景广泛的测试。

IDDQ测试概念的提出时间并不很长，但自半导体器件问世以来，基于电流的测量一直是测试元器件的一种方法，这种方法即所谓的IDDQ测试，用在常见的短接故障检测中。自从Wanlsaa于1961年提出CMOS概念,1968年RCA制造出第一块CMOSIC和1974年制造出第一块MOS微处理器以来，科研人员一直研究CMOS电路的测试，而静态电流测试则作为一项主要的参数测量1975年Nelson提出了IDDQ测试的概念和报告，1981年M.WLevi首次发表了关于VLSICMOS的测试论文，这就是IDDQ测试研究的开端。其后，IDDQ测试用来检测分析各种DM0S缺陷，包括桥接故障和固定型故障1988年W.Maly首次发表了关于电流测试的论文,Levi,Malaiya,C.Crapuchettes,M.Patyra,A.Welbers和S.Roy等也率先进行了片内电流测试的研究开发工作，这些研究奠定了IDDQ测试的基础、1981年Philipssemiconductor开始在SRAM产品测试中采用片内IDDQ检测单元，其后许多公司把片内IDDQ检测单元用在ASIC产品中，但早期的IDDQ测试基本上只为政府、军工资助的部门或项目所应用。直到20世纪80年代后期，半导体厂商认识到IDDQ测试是检测芯片物理缺陷的有效方法，IDDQ测试才被普遍应用,CAD工具也开始集成此项功能。目前，IDDQ测试也逐渐与其他DFT结构，例如扫描路径测试、内建自测试、存储器测试等，结合在一起应用。20世纪80年代，电流测量基本上是基于片外测量电路的，80年代末片上电流传感器的理论和设计方法得以提出，随后这方面所开展的理论和方法研究纷纷出现，IEEETechnicalCommitteeonTestTechnology于1994年成立一个称做QTAG(QualityTestActionGroup)的技术组织，其任务是研究片上电流传感器的标准化问题，但该组织得出了电流传感器不经济的结论，因此，1996年结束标准化研究工作，目前电流传感器的研究主要针对高速片外传感器。IDDQ测试是源于物理缺陷的测试，也是可靠性测试的一部分1996年SRC(SemiconductorResearchCorporation）认定IDDQ测试是20世纪90年代到21世纪主要的测试方法之一。IDDQ测试已成为IC测试和CAD工具中一个重要内容，许多Verilog/HDL模拟工具包含IDDQ测试生成和故障覆盖率分析的功能。

IDDQ测试引起重视主要是测试成本非常低和能从根本上找出电路的问题（缺陷）所在。例如，在电压测试中，要把测试覆盖率从80％提高10%，测试图形一般要增加一倍，而要从95％每提高一个百分点，测试图形大约要在前面的基础上提高一倍，但若在电压测试生成中加入少量的IDDQ测试图形，就可能达到同样的效果。另外，即使电路功能正常，IDDQ测试仍可检测出桥接、短路、栅氧短路等物理缺陷。但是IDDQ测试并不能代替功能测试，一般只作为辅助性测试。IDDQ测试也有其不足之处，一是前面提到的需要选择合适的测量手段，二是对于深亚微米技术，由于亚阂值元件的增加，静态电流已高得不可区分。IDDQ测试的原理就是检测CMOS电路静态时的漏电流，电路正常时静态电流非常小（nA级），而存在缺陷时（如栅氧短路或金属线短接）静态电流就大得多如果用IDDQ法测出某一电路的电流超常，则意味着此电路可能存在缺陷。图1以CMOS反相器中栅氧短路和金属线桥接形成的电流通道为例，对这一概念进行了进一步阐述对于正常的器件，因制造工艺的改变或测量的不准确，也可能得出IDDQ电流过大的判断，这种情况应先予以排除。图1CMOS反向器中形成的电流通道虽然IDDQ的概念比较直观，但对于VLSI而言，IDDQ测试并不简单，关键问题是如何从量值上区分正常电路的电流和有缺陷电路的电流。1996年WillamsT.E．提出了用静态电流分布来区分电路“好坏”的概念，采用静态电流分布曲线来描述，如图2所示。图2左半部分是正常的CMOS反相器的静态电流分布曲线，其均值为Mg，右半部分是有缺陷的CMOS反相器的静态电流分布曲线，其均值为Md。如果Mg和Md的差值比较大，就可以比较容易地选择一个静态电流上限值来区分电路的“好坏”。区分开正常电路的电流和有缺陷电路的电流限值，不但与电路的设计参数、制造工艺有关，还与电流的测试手段有关。图2IDDQ值的典型分布2IDDQ测试机理2.1基本概念

一个数字IC可能包含上百万个晶体管，这些晶体管形成不同的逻辑门，不管这些门电路形式和实现功能如何，都可以把它们用一个反相器的模型来表达。首先研究CMOS反相器及其在有故障和无故障条件下的转换电流，在输入电压从O转换到VDD的过程中，PMOS管会由导通转换为截止，而NMOS管则会从截止转换为导通，但在转换时间tf内，栅极所具有的电压会使两管同时导通，也正是在这段时间内电源和地回路中形成比较大的电流，对其用SPICE模拟所得的波形如图3所示图3CMOS反相器转换电流的SPICE模拟图4绘出0.6um工艺，NMOS管W＝L＝0.6um,PMOS管W=2.5um、L＝0.6um的CMOs反相器的SPICE模拟图。上部分图形是CMOS反相器无故障时输入电压Vgs和电源电流的SPICE模拟图，下部分图形是有故障时（输入输出短接）输入电压和电源电流的SPICE模拟图。从此图中可以看出，对于有故障的电路，当输入电压Vgs为高电平时，电源电流维持在一固定的、比较大的值，这是因为输出经NMOS拉低到地电平。但当输入电压Vgs＝0时，PMOS导通，而NMOS也固定在输入端，因此地与电源之间就有稳定的电流，此电流比正常的反相器的转换电流要大得多。显然，通过观察电源电流的大小就可区分器件的正常与否。图4无故障时和有故障时CMOS反相器的SPICE模拟图IDDQ测试与有故障的门在电路中的位置无关，因此不必像电压测试那样把故障传播到原始输出。

一般情况下，给CMOS电路施加测试图形后，其中的门不止一个进行状态转换，这此转换过程可能是同时完成，也可能非同时完成，这种情况下必须等到所有的门都转换结束后才可进行电流测试。如图5所示的NAND电路树，a=b=c=d=1，当s从低电平转换到高电平时，最左边的NAND门先转换，最右边的门最后转换，因此在最右边的门还未转换完毕前进行的电流测量肯定是不准确的，也就不能很好地进行故障分析。图5NAND电路树2.2无故障电路的电流分析

CMOS反相器的转换电流由Ids决定(1)式中(2)以上两式中，是MOS器件的电导系数，和分别是介电常数和栅氧厚度，是载流子迁移率，和分别是沟道宽度和长度，k分别代表N沟道和P沟道。由式（1)可以看出，当Vds=Vgs-Vt时转换电流最大，因为这种情况下电源和地之间存在一个电流直接导通路径，此时的电流也远远大于静态电流。

当晶体管不处于转换过程时，其中之一处于导通状态，而另一个处于截止状态，实际上可能处于亚阈电流状态，而不是完全截止。当MOS管的尺寸缩小到亚微米以下时，按比例下降的阈值电压和短沟道效应会使亚阈电流增大，这个因素以及芯片上集成管的增加，会使无故障器件的IDDQ值增加。图6表示栅长与IDDQ的关系。表1列出了不同工艺下的IDDQ值。图6栅长与IDDQ的关系表1不同工艺下的IDDQ值实际上的静态电流是所有处于截止状态的晶体管的电流之和，研究表明此电流与晶休管的数目有关系，表2列出了IDDQ的典型值。表2IDDQ的典型值2.3转换延迟

虽然MOS管一般可以当做转换管使用，但其导通或截止不是即时的，而是有一段延迟时间。造成延迟的主要原因，一是每个逻辑门的负载是一容性负载，后一级的输入端或输出端需经过一定时间的充、放电才能使容性负载上的电压达到稳定，二是MOS沟道的形成和关闭也需一定的时间。容性负载C上的电压认流过的电流i及切换时间t之间的关系为：(3)式中，为负载上的电压从V1切换到V2所用的时间。当负载上电压从低电平值转换到高电平值时，通过P沟道充电；当负载上电压从高电平值转换到低电平值时，通过N沟道放电;根据Vl和V2值，可以定义不同的延迟时间，主要有：

-高到低延迟时间（thl);

-低到高延迟时间（tlh);

-上升时间（tr);

-下降时间（tf）;

-延迟时间（td）;

关于这些时间的定义及其图形描述可参考有关资料。3IDDQ测试方法IDDQ的测试是基于静态电流的测试，在每一个IDDQ测试图形施加后再等待一段时间才进行测量，因此其测试速度比较慢。进行IDDQ测试的必要条件是：状态切换所造成的电流“火花”必须消失掉，另外考虑电流测量设备也需一定的等待时间一般来说，测试生成完成以后,IDDQ测试基本的过程是：

(l）测试图形施加；

(2）等待瞬变过程消失；

(3）检查静态IDDQ是否超过阈值。

电流测量可以在芯片外部进行，也可以在芯片内部进行。在芯片内部进行的IDDQ测量一般是同内建自测试结构结合在一起的。电流测量的难处在于测试结构可能对被测量的数值有影响，因此应采取措施排除此影响。为了正确进行电流测量，有以下要求：-在电源引出线端所接的旁路电容和CUT之间，容易布置测量结构；-能够测量小的静态电流；

-测量不致引起电源电压几十微伏的变化；

-快速测试―每一个测试图形下测试时间小于5O0ns。

3.1片外测试

片外测试是常用的电流测量方法，其原理如图7所示。在这种结构中，供电电源端增加一旁路电容，原因是受到CMOS中比较大的转换电流以及封装的限制，会在电源和地回路间造成比较大的涌流，此电容具有抑制涌流作用。如果涌流比较大，会淹没静态电流，必须等到瞬变过程完毕后才可进行电流测量。

图7电流测试方法示意图片外电流测量的方案可分为直流和交流两种，分别见图7(a）和图7(b）。最基本的问题是测量探头所引入的电感问题（典型值是10－50nH)，对于100A/nS的尖脉冲电流，10nH的探头可造成100V的电压降，因此这样的探头不可用。

图7(a）所示的直流探测方案中，在旁路电容和CUT的VDD引脚之间接入一电阻，通过测量此电阻上的电压即可推算出静态电流，电阻的值根据电压测量装置的分辨率和静态电流的幅值来确定。此种方法的缺点是电阻会造成CUT的VDD引脚上电压显著地降低，因此应采取措施补偿电压降低的影响，同时还需旁路掉瞬变电流。

图8是改进的电流探测方案。图8(a）中采用增益足够大的运算放大器，其设计要求是能够补偿电阻上的压降，而且还能够提供比较大的瞬态电流，显然这样的运算放大器设计难度比较大。图8(b）中是采用二极管来钳制电阻上的压降，但仍然存在0.6-0.8V的压降，因此在产品测试中难以应用。图8(c）中采用旁路三极管构成旁路路径，该三极管只有在瞬态过程中才导通，瞬态过程结束后，电流只流经电阻。为了滤掉高频噪声，在被测电路的电源引脚加入一电容，如图8(d）所示。研究表明2000-2500PF的电容和400-500电阻所组成的滤波网络，频带非常宽。此电路的不足是造成RC负载效应，因此电路的稳定过程比较长。

仔细研究图8(d）电路，可以去掉电阻，这样电路的速度更快而测量的电流范围更大。图8电流探测方案3.2片内测试

片外电流测试存在测量分辨率不高、测试速度低、测试设备泄漏电流影响等缺点，此外测试设备的延迟、电流探头的LRC效应和探头机械尺寸的限制等也影响测量效果，片内测试则可以有效地解决这些问题，此种方法采用所谓的嵌入式电流传感器（Built-InCurrentSensor,BICS)，其基本结构如图9(a)所示图9片内测试片内测试的基本结构主要由被测电路CUT、电流检测单元、比较器和参考电压Vref组成。电流检测单元把流经CUT的电流转换成电压VIDD，相当于在芯片电源电压VDD、被测电路CUT和芯片地之间加入一分压器件，然后把VIDD与设定的参考电压Vref送入比较器进行比较，Vref的设定值应使得被测电路无故障时VIDD<Vref：当被测电路存在故障时，就会有VIDD>Vref,比较器的输出就会发生变化。图9(b）是由CarnegieMellon大学设计的一种BICS原理图。

对于图9(b）所示的电路，无故障时Tl导通，T2截止。当电路存在缺陷时，流经被测电路CUT的电流就会增大，导致虚地点的电压增大，从而使得T2导通和Tl截止，电流检测单元的作用就相当于一个转换。T3是为了保证转换处于工作状态，并对节点3的电压存储，因此应设计T3使得它具有高阻值，无故障情况下只允许流过很小的泄漏电流。差分放大器比较参考电压和虚地电压，输出Pass/fail标志，通过辨认此标志，即可确认电路是否存在故障。

以上的讨论基于分压器件是一线性器件的假设，也就是分压器件上的电压、电流关系是一线性函数，但有故障电路的IDDQ值与缺陷的类型有关。图10所示曲线表达的是被测电流与分压值关系，从此图可以看出：无故障时电路的IDDQ值最小，而浮栅与结泄漏、栅氧化针孔、桥接、VDD-GND短路等缺陷存在下被测电路IDDQ值依次增大，分压器件的分压值也相应增大，因此，对于不同的缺陷，分压器件所取的分辨值不同。如果用线性器件作为分压器，它可设计成对小电流测量精度高，或只对大电流的测量精度高。如果要对大范围电流进行高精度测量，最好采用诸如双极性器件那样的非线性分压器件。图10被测电流于测量器件电压关系片内测试方法也可用在系统级故障诊断中。4故障检测IDDQ测试可用于检测固定故障和恒定通故障，现举例说明对于图11(a）所示电路，其实现的函数是。假定接输入B的P沟通晶体管恒定导通，此故障与对应的与非门s-a-1故障效应相同。电压测试生成时故障激活的条件是AB=11，该故障效应传播到原始输出Z的条件是C=1，据此得到的测试图形是ABC=111。

电流测试生成时，与非门输入信号A，B所有可能的值及其行为示于图11(c）中。从该图可以看出：当A=0或B=0时，该与非门电路与地隔离而输出上拉到Vdd，表面上此电路功能正常。但当AB=11时，地与电源间存在一直接导通路径，只要A=1该路径就存在，因此故障可直接观察到，不需要对此故障建立敏化路径。如果电流测试时激活故障的测试图形，等效于电压测试时使得故障效应传播到原始输出的测试图形，则此类测试图形称为伪固定测试图形。图11电流测试法检测恒定导通故障IDDQ测试除了用于检测固定故障和恒定通故障外，还可用于检测桥接故障和一些恒定开路故障，更重要的是，不论用什么样的模型来模拟引起泄漏电流的缺陷，IDDQ测试都可以发现此类缺陷。4.1桥接

桥接缺陷是由于电路中两个或多个电节点之间短接造成的，而设计中并未设计这种短接。这些短接的节点可能是某一个晶体管的，也可能是几个晶体管之间的，可能处于芯片上同一层，也可能处于不同层晶体管之间短接的节点可看做逻辑门的节点，但只有很少一部分桥接缺陷可用固定型故障模型来描述，在晶体管级这类短接可由固定型故障、桥接故障、恒定通故障、一些恒定短路故障和泄漏故障来描述。

例如，当源极接地或Vdd时，栅源短接的故障属于SAF故障，而源漏短接的故障则属于SOP故障；源极未接地或Vdd时，栅源短接的故障则属于SOP故障。

桥接故障可划分为反馈型的和非反馈型的，线“与”和线“或”门一般属于非反馈型桥接故障，此类故障可由SSF测试图形检测。SSF测试图形的优点是易于生成，电流测试的优点是故障覆盖率高，但SSF测试图形并不能保证检测许多CMOS故障，电流测试的缺点是测试成本高。反馈型桥接故障可能使得电路变为时序电路或稳定，可由一系列两个测试图形组成的序列进行电压测试或由电流方法检测。图12是桥接缺陷的几种图例图12桥接或开路故障图12(a）是因曝光不足导致7条金属线桥接在一起的情形；图12(b）是外来颗粒的介人导致4条金属线桥接在一起的情形；图12(c）是因掩膜划伤导致桥接或开路的情形；图12(d）是1um大小的缺陷造成短路的情形；图12(e）是金属化缺陷导致2条铝线桥接的情形；图12(f）则是层间短路情形上述情形中虽然导致缺陷的原因各有不同，但结果或者是桥接，或者是开路。桥接故障的检测是CMOS电路测试的主要内容，而电流测试是发现电压测试无法检查的故障的有效方法。4.2栅氧

栅氧缺陷包括针孔、枝蔓晶状体、热载子造成的俘获电荷、非化学计量的Si-SiO2界面以及与扩散区的直接短接等。图13(a）和图13(b）分别是栅氧与N＋区短接和栅氧针孔的图片。栅氧缺陷部分在氧化或热处理过程中形成，部分是由于静电或过应力造成的。在0.25um及以下的工艺中，逻辑MOSFET的栅氧厚度是50-60Ao，即PROM和FlashMemory的栅氧厚度是35-40A0，不管生产过程中栅氧厚度是如何严格控制，总会有误差存在，而栅氧厚度细微的变化都可能形成栅氧缺陷。例如，在较薄的栅氧区会出现Fowler-Nordhiem隧道效应，更为极端的情况是电应力测试时出现雪崩击穿。在较薄的栅氧区还会出现静电（ESD）和过应力（EOS）击穿。

栅氧可靠性问题