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文档简介
实验二用PLD实现组合逻辑电路用QUARTUSII软件环境设计、仿真、下载、实验验证逻辑功能1.3-8译码器2.BCD-7段译码器3.用十六进制全加器实现十进制全加器
第一页，共三十五页。CPLD应用讲授內容CPLD的简介EDA工具－QUARTUSII快速入门电脑辅助数字电路设计3-8译码器设计、实现过程第二页，共三十五页。CPLD集成单元的內部结构第三页，共三十五页。第四页，共三十五页。第五页，共三十五页。第六页，共三十五页。第七页，共三十五页。FPGA/CPLD的制造技术FPGA/CPLD以CMOS为制作程序目前共有EPROM、EEPROM、FLASH、SRAM及Anti-Fuse等五种制造技术。第八页，共三十五页。QUARTUSII设计流程第九页，共三十五页。数字逻辑电路设计环境第十页，共三十五页。1、建立项目选择File第十一页，共三十五页。第十二页，共三十五页。第十三页，共三十五页。第十四页，共三十五页。第十五页，共三十五页。2、设计输入第十六页，共三十五页。第十七页，共三十五页。双击空白处选择器件第十八页，共三十五页。完成图形输入第十九页，共三十五页。3、编译项目第二十页，共三十五页。4、仿真项目第二十一页，共三十五页。双击左键双击左键第二十二页，共三十五页。第二十三页，共三十五页。第二十四页，共三十五页。存盘第二十五页，共三十五页。第二十六页，共三十五页。第二十七页，共三十五页。5、引脚分配第二十八页，共三十五页。存盘，再编译第二十九页，共三十五页。第三十页，共三十五页。6、下载第三十一页，共三十五页。实验报告要求总结QUARTURSII操作步骤设计过程及原理电路图测试结果或仿真波形图预习1、用VerilogHDL设计七段译码器2、用十六进制全加器实现十进制全加器第三十二页，共三十五页。第三十三页，共三十五页。第三十四页，共三十五页。内容总结实验二用PLD实现组合逻辑电路。用QUARTUSII软件环境设计、仿真、下载、实验验证逻辑功能。EDA工具－QUARTUSII。目前共有EPROM、EEPROM、FLASH、SRAM及Anti-Fuse等五种制造技术。
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