组成原理考研真题及解答

优选文档优选文档PAGE优选文档2011年计算机组成原理真题

12．以下选项中，描绘浮点数操作速度指标的是

A．MIPSB．CPIC．IPCD．MFLOPS

解答：D。MFLOPS表示每秒百万次运算。

13．float型数据平时用IEEE754单精度浮点数格式表示。若编译器将float型

变量x分派在一个32位浮点寄存器FR1中，且x=-8.25，则FR1的内容是

A．C1040000HB．C2420000HC．C1840000HD．C1C20000H

解答：A。x的二进制表示为-1000.01﹦-1.00001×211依照IEEE754标准隐蔽

最高位的“1”，又E-127=3，所以E=130=10000010（2）数据积蓄为1位数符

+8位阶码（含阶符）+23位尾数。故FR1内容为11000000100000100000000

00000000000即11000001000001000000000000000000，即C104000H

14．以下各样积蓄器中，不采用随机存取方式的是

A．EPROMB．CDROMC．DRAMD．SRAM

解答：B。光盘采用次序存取方式。

15．某计算机积蓄器按字节编址主存地址空间大小为64MB现用4M×8位的RAM芯片

组成32MB的主积蓄器，则积蓄器地址寄存器MAR的位数最少是

A．22位B．23位C．25位D．26位

解答：D。64MB的主存地址空间，故而MAR的寻址范围是64M，故而是26位。

而实质的主存的空间不能够代表MAR的位数。16．偏移寻址经过将某个寄存器内容与一个形式地址相加而生成有效地址。以下

寻址方式中，不属于偏移寻址方式的是

A．间接寻址B．基址寻址C．相对寻址D．变址寻址

解答：A。间接寻址不需要寄存器，EA=(A)。基址寻址：EA=A+基址寄存器内同；

相对寻址：EA﹦A+PC内容；变址寻址：EA﹦A+变址寄存器内容。

17．某机器有一个标志寄存器，其中有进位/借位标志CF、零标志ZF、符号标

志SF和溢出标志OF，条件转移指令bgt（无符号整数比较大于时转移）的转移条件是

解答：C。无符号整数比较，如A>B，则A-B无进位/借位，也不为0。故而CF和ZF均为0。

18．以下给出的指令系统特点中，有利于实现指令流水线的是

Ⅰ.指令格式规整且长度一致Ⅱ．指令和数据按界线对齐寄存Ⅲ．只有

Load/Store指令才能对操作数进行积蓄接见

A．仅Ⅰ、ⅡB．仅Ⅱ、ⅢC．仅Ⅰ、ⅢD．Ⅰ、Ⅱ、Ⅲ

解答：D。指令定长、对齐、仅Load/Store指令访存，以上三个都是RISC的特

征。均能够有效的简化流水线的复杂度。

19．假定不采用Cache和指令预取技术，且机器处于“开中止”状态，则在以下

有关指令履行的表达中，错误的选项是

A．每个指令周期中CPU都最少接见内存一次

B．每个指令周期必然大于或等于一个CPU时钟周期

C．空操作指令的指令周期中任何寄存器的内容都不会被改变

D．目前程序在每条指令履行结束时都可能被外面中止打断

20．在系统总线的数据线上，不能够能传输的是

A．指令B．操作数C．握手（应答）信号D．中止种类号

解答：C。握手（应答）信号在通信总线上传输。

21．某计算机有五级中止L4～L0，中止障蔽字为M4M3M2M1M0，Mi=1（0≤i≤4）

表示对Li级中止进行障蔽。若中止响应优先级从高到低的次序是L4→L0→L2

L1→L3，则L1的中止办理程序中设置的中止障蔽字是

A．11110B．01101C．00011D．01010

解答：D。高等级置0表示可被中止，比该等级低的置1表示不能够被中止。

22．某计算机办理器主频为50MHz，采用准时查问方式控制设施A的I/O，查问

程序运行一次所用的时钟周期数最少为500。在设施A工作时期，为保证数据

不扔掉，每秒需对其查问最少200次，则CPU用于设施A的I/O的时间占整个

CPU时间的百分比最少是

A．0.02%B．0.05%C．0.20%D．0.50%

解答：C。每秒200次查问，每次500个周期，则每秒最少200×500﹦100000

个周期，100000÷50M=0.20%。

43．（11分）假定在一个8位字长的计算机中运行以下类C程序段：unsignedintx=134;unsignedinty=246;intm=x;intn=y;unsignedintz1=x-y;unsignedintz2=x+y;intk1=m-n;intk2=m+n;若编译器编译时将8个8位寄存器R1～R8分别分派给变量x、y、m、n、z1、z2、k1和1）履行上述程序段后，寄存器R1、R5和R6的内容分别是什么？（用十六进制表示）（k2）履行上述程序段后，变量m和k1的值分别是多少？（用十进制表示）（23）上述程序段波及带符号整数加/减、无符号整数加/减运算，这四种运算可否利用

同

。个加法器协助电路实现？简述原因。一

请（4）计算机内部怎样判断带符号整数加/减运算的结果可否发生溢出？上述程序段中，哪回带符号整数运算语句的履行结果会发生溢出？些

答解答：下

列（1）R1=134=86H,R5=90H,R6=7CH；（提示：带符号整数用补码表示）

134=10000110B=86H；x-y=10000110B-11110110B=10010000B=90H；x+y=10000110B+11110110B=01111100B（溢出）

（2）m=-122,k1=-112

m=10000110B，做高位为符号位，则m的原码为11111010B=-122；n=11110110Bn的原码为10001001=-10；k1=m-n=-112。

（3）无符号数和有符号数都是以补码的形式积蓄，加减运算没有差异（不考虑溢出情况时），可是输出的时候若是有符号数的最高位是符号位。

减法运算求[-x]补的时候，是连同符号位一同按位取反末位加1，可是若是有溢出情况，这两者是有区其他，所以能够利用同一个加法器实现，可是溢出判断电路不同样样。

（

4

）

判

44（．12断分）某计算机积蓄器按字节编址，虚假（逻辑）地址空间大小为16MB，主存（物方，页面大小为4KB；Cache采用直接照射方式，共8行；理）地址空间大小为1MB主法存与Cache之间互换的块大小为32B。系统运行到某一时辰时，页表的部分内容和Cache是的部分内容分别如题44-a图、题44-b图所示，图中页框号及标志字段的内容为如十六进制形式。

果

最

高

位

进

位

和

符

号

位

的

进

请回答以下问题。

（1）虚假地址共有几位，哪几位表示虚页号？物理地址共有几位，哪几位

表示页框号

（物理页号）？

2）使用物理地址接见Cache时，物理地址应区分红哪几个字段？要求说明每个字段的位数及在物理地址中的地址。

3）虚假地址001C60H所在的页面可否在主存中？若在主存中，则该虚假地址对应的物理地址是什么？接见该地址时可否Cache命中？要求说明原因。

（4）假定为该机配置一个4路组相联的TLB共可寄存8个页表项，若其目前内容（十六进制）如题44-c图所示，则此时虚假地址024BACH

所在的页面可否存在主存中？要求说明原因。

题44-c图TLB的部分内容

解答：

（1）24位、前12位；20位、前8位。

16M=224故虚假地址24位，4K=212，故页内地点12位，所以虚页号为

前12位；1M=220故物理地址20位，20-12=8，故前8位为页框号。

（2）主存字块标志（12bit）、cache字块标志（3bit）、字块内地点（5bit）

物理地址20位，其中，块大小为32B=25B故块内地点5位；cache共8行，8=23，故字块标志为3位；20-5-2=12，故主存字块标志为12位。

（3）在主存中，04C60H,不命中，没有04C的标志字段

001C60H中虚页号为001H=1，查页表知其有效位为1，在内存中；该物理地址对应的也表项中，页框号为04H故物理地址为04C60H；物理地址04C60H在直接照射方式下，对应的行号为4，有效位为1可是标志位为064H≠04CH故不命中。

（4）在012的那个标志是对的。

思路：标志11位组地址1位页内地点12位，前12位为000000100100，组地址位为0，第0组中存在标志为012的页，其页框号为1F，故024BACH所在的页面存在主存中。2012年计算机组成原理真题

12．假定基准程序A在某计算机上的运行时间为100秒，其中90秒为CPU时

间，其他为I/O时间。若CPU速度提高50%，I/O速度不变，则运行基准程序

所耗资的时间是

A.55秒B.60秒C.65秒D.70秒

13．假定编译器规定int和short种类长度占32位和16位，履行以下C语

语言句

unsignedshortx=65530;

unsignedinty=x;

获取y的机器数为

A.00007FFAB.0000FFFAC.FFFF7FFAD.FFFFFFFA14．float种类（即IEEE754单精度浮点数格式）能表示的最大正整数是A.2126-2103B.2127-2104C.2127-2103D.2128-210415．某计算机积蓄器按字节编址，采用小端方式寄存数据。假定编译器规定int和short型长度分别为32位和16位，并且数据按界线对齐积蓄。某C语言程

序段以下：

struct{

inta;

charb;

shortc;

}record;record.a=273;

若record变量的首地址为0Xc008，则低至0Xc008中内容及record.c的地址

分别为

A.0x00、0xC00DB.0x00、0xC00EC.0x11、0xC00D.0x11、0xC00E

16．以下对于闪存（FlashMemory）的表达中，错误的选项是信息可读可写，并且读、写速度同样快B.积蓄元由MOS管组成，是一种半导体积蓄器

掉电后信息不扔掉，是一种非易失性积蓄器

采用随机接见方式，可取代计算机外面积蓄器

17．假定某计算机按字编址，Cache有4个行，Cache和主存之间互换的块为1

个字。。若Cache的内容初始为空,采用2路组相联照射方式和LRU取代算

法。当接见的主存地址依次为0,4,8,2,0,6,8,6,4,8时，命中Cache的次数是

A.1B.2C.3D.4

18．某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字段

直接编码法，共有33个微命令，组成5个互斥类，分别包括7、3、12、5和

个微命令，则操作控制字段最稀有

A.5位B.6位C.15位D.33位

19．某同步总线的时钟频次为100MHz，宽度为32位，地址/数据线复用，每

传达一次地址或许数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，

则一次“主存写”总线事务传输128位数据所需要的时间最少是

A.20nsB.40nsC.50nsD.80ns

20．以下对于USB总线特点的描绘中，错误的选项是

A.可实现外设的即插即用和热拔插B.可经过级联方式连结多台外设

C.是一种通信总线，连结不同样样外设D.同时可传输2位数据，数据传输率高

21．以下选项中，在I/O总线的数据线上传输的信息包括

I.I/O接口中的命令字II.I/O接口中的状态字III.中止种类号

A.仅I、IIB.仅I、IIIC.仅II、IIID.I、II、III

22．响应外面中止的过程中，中止隐指令达成的操作，除保护断点外，还包括

I.关中止II.保留通用寄存器的内容III.形成中止服务程序入口地址并送

PC

A.仅

I、II

B.仅

I、III

C.仅

II、III

D.I、II、III

参照答案：

12-15DBDD

16-20ACCCD

21-22DB

（11分）假定某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间互换的块大小为16B，Cache的命中率为

99%，积蓄器总线宽度为32位。请回答以下问题。

（1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考

虑DMA传达的情况下。主存带宽最少达到多少才能知足CPU的访存要求？

（2）假定在Cache缺失的情况下接见主存时，存在0.0005%的缺页率，则CPU

平均每秒产生多少次缺页异样？若页面大小为4KB，每次缺页都需要接见磁盘，

接见磁盘时DMA传达采用周期挪用方式，磁盘I/O接口的数据缓冲寄存器为

32位，则磁盘I/O接口平均每秒发出的DMA恳求次数最少是多少？

3）CPU和DMA控制器同时要求使用积蓄器总线时，哪个优先级更高？为什么？

4）为了提高性能，主存采用4体低位交织积蓄器，工作时每1/4周期启动一个积蓄体，每个积蓄体传达周期为50ns，则主存能供应的最大带宽是多少？

【分析】（1）MIPS=CPU主频×10-6/CPI=80M/4=20；平均每条指令访存1.5次,

Cache的命中率为99%，故每秒Cache

缺失的次数=20M×1.5×1%=300000（次）；

2）在不使用DMA传达的情况下，所有主存的存取操作都需要经过CPU，所以主存带宽最少应为

20M/s×1.5×4B=120MB/s。

由于页式虚假积蓄方式的页表向来位于内存，则产生缺页异样的只能是指令的访存。每秒产生缺页中止20M/s×1.5×0.0005%=150次。所以平均每秒发出的DMA恳求次数最少是150×4KB/4B=150K次。

3）优先响应DMA恳求。DMA平时连结高速I/O设施，若不实时办理可能扔掉数据。

4）当4体低位交织积蓄器牢固运行时，能供应的最大带宽为

4×4B/50ns=320MB/s。

44.（12分）某16位计算机中，带符号整数用补码表示，数据Cache和指令

Cache分别。题44表给出了指令系统中部分指令格式，其中Rs和Rd表示

寄存器，mem表示积蓄单元地址，（x）表示寄存器x或积蓄单元x的内容。

题44表指令系统中部分指令格式名称指令的汇编格式指令功能加法指令ADDRs，Rd(Rs)+(Rd)->Rd2*(Rd)->Rd算术/逻辑左移SHLRdSHRRd(Rd)/2->Rd算术右移(mem)->Rd取数指令LOADRd，memRs->(mem)存数指令STORERs，mem该计算机采用5段流水方式履行指令，各流水段分别是取指（IF）、译码/读寄存

器（ID）、履行/计算有效地址（EX）、接见积蓄器（M）和结果写回寄存器（WB），

流水线采用“依次发射，依次达成”方式，没有采用转发技术办理数据有关，并且

同一寄存器的读和写操作不能够在同一个时钟周期内进行。请回答以下问题。

（1）若int型变量x的值为-513，寄存在寄存器R1中，则履行“SHLR1后”，

R1中的内容是多少？（用十六进制表示）

（2）若在某个时间段中，有连续的4条指令进入流水线，在其履行过程中没有

发生任何拥挤，则履行这4条指令所需的时钟周期数为多少？

3）若高级语言程序中某赋值语句为x=a+b，x、a和b均为int型变量，它们的积蓄单元地址分别表示为[x]、[a]和[b]。该语句对应的指令序列及其在指令

流中的履行过程如题44图所示。

1

I2I1I2

LOADR1，[a]

LOADR2，[b]

ADDR1，R2

STORER2，[x]

题44图指令序列及其履行过程表示图

4）若高级语言程序中某赋值语句为x=x*2+a，x和a均为unsignedint种类变量，它们的积蓄单元地址分别表示为[x]、[a]，则履行这条语句最少需要多少个时钟周期？要求模拟试题44图画出这条语句对应的指令序列及其在流水线中

的履行过程表示图。

【分析】

1）x的机器码为[x]补=111111011111B，即指令履行前（R1）=FDFFH，右移

位后位1111111011111111B，即指令履行后（R1）=FEFFH。

（2）最少需要4+（5-1）=8个时钟周期数。

（3）I3的ID段被拥挤的原因：由于I3与I1和I2都存在数据有关，需等

到I1和I2将结果写回寄存器后，I3才能读寄存器内容，所以I3的ID段被

拥挤。I4的IF段被拥挤的原因：由于I4的前一条指令I3在ID段被拥挤，

所以I4的IF段被拥挤。

（4）因2*x操作有左移和加法两种实现方法，故x=x*2+a对应的指令序列为2013年计算机组成原理真题

某计算机主频为1.2GHz，其指令分为4类，它们在基准程序中所占比率及

CPI以下表所示指令种类所占比率CPIA50%2B20%3C10%4D20%5该机的MIPS数是A.100B.200C.400D.60012.C分析：基准程序的CPI=2*0.5+3*0.2+4*0.1+5*0.2=3，计算机的主频为1.2GHa，为1200MHz，该机器的是MIPS为1200/3=400。某数采用IEEE754单精度浮点数格式表示为C6400000H，则该数的值是

13121312A.-1.52×B.-1.52×C.-0.5x2×D.-0.52×13.A

分析：IEEE754单精度浮点数格式为C6400000H，二进制格式为

11000110010000000000000000000000，变换为标准的格式为：

所以，浮点数的值为-1.5×213

某字长为8位的计算机中，已知整型变量x、y的机器数分别为[x]补

=11110100，[y]补=10110000。若整型变量z=2*x+y/2，则z的机器数为

A.11000000B.00100100C.10101010D.溢出

14.A分析：将x左移一位，y右移一位，两个数的补码相加的机器数为

11000000

用海明度8位的数据行/，若能正一位。校位数

最少

A.2B.3C.4D.5

某算机主存地址空大小256MB，按字址。虚地址空大小4GB，采用式存管理，面大小4KB，TLB（快表）采用全相照射，有4

个表，内容以下表所示。有效位框号⋯0FF180H0002H⋯13FFF1H0035H⋯002FF3H0351H⋯103FFFH0153H⋯

虚地址03FFF180H行虚地址的果是

A.0153180HB.0035180HC.TLB缺失D.缺

A分析：虚地址03FFF180H，其中号03FFFH，内地点180H，依照目中出的表可知03FFFH所的框号0153H，框号与内地点之和即物理地址0153180H。

假址寄存器R的内容1000H，指令中的形式地址2000H；地址1000H

中的内容2000H，地址2000H中的内容3000H，地址3000H中的内容4000H，

则变址寻址方式下接见到的操作数是

A.1000HB.2000HC.3000HD.4000H

D分析：依照变址寻址的主要方法，变址寄存器的内容与形式地址的内容相

加此后，获取操作数的实质地址，依照实质地址接见内存，获取操作数4000H。

某CPU主频为1.03GHz，采用4级指令流水线，每个流水段的履行需要1个时钟周期。假定CPU履行了100条指令，在其履行过程中，没有发生任何流水线拥挤，此时流水线的吞吐率为

A.0.25×109条指令/秒B.0.97×109条指令/秒

C.1.0×109条指令/秒D.1.03×109条指令/秒

C分析：采用4级流水履行100条指令，在履行过程中共用

4+(100-1)=103个时钟周期。CPU的主频是1.03GHz，也就是说每秒钟有1.03G个

时钟周期。流水线的吞吐率为1.03G*100/103=1.0*109条指令/秒。

以下选项中，用于设施和设施控制器（I/O接口）之间互连的接口标准是

A.PCIB.USBC.AGPD.PCI-Express

B分析：设施和设施控制器之间的接口是USB接口，其他选项不切合，答案为B。

以下选项中，用于提高RAID可靠性的举措有

I.磁盘镜像II.条带化III.奇偶校验IV.增加Cache系统A.仅I、IIB.仅I、IIIC.仅I、III和IVD.仅II、III和IV

B分析：能够提高RAID可靠性的举措主若是对磁盘进行镜像办理和进行奇偶校验。其他选项不切合条件。

某磁盘的转速为10000转/分，平均寻道时间是6ms，磁盘传输速率是20

MB/s，磁盘控制器延缓为0.2ms，读取一个4KB的扇区所需的平均时间约为A.9msB.9.4msC.12msD.12.4ms

B分析：磁盘转速是10000转/分钟，平均转一转的时间是6ms，所以平均查问扇区的时间是3ms，平均寻道时间是6ms，读取4KB扇区信息的时间为0.2ms，

信息延缓的时间为0.2ms，总时间为3+6+0.2+0.2=9.4ms。

以下对于中止I/O方式和DMA方式比较的表达中，错误的选项是

中止I/O方式恳求的是CPU办理时间，DMA方式恳求的是总线使用权

中止响应发生在一条指令履行结束后，DMA响应发生在一个总线事务达成后

中止I/O方式下数据传达经过软件达成，DMA方式下数据传达由硬件达成

中止I/O方式适用于所有外面设施，DMA方式仅适用于迅速外面设施

D分析：中止办理方式：在I/O设施输入每个数据的过程中，由于无需CPU

干涉，所以可使CPU与I/O设施并行工作。仅当输完一个数据时，才需CPU开销极

短的时间去做些中止办理。因其中止申请使用的是CPU办理时间，发生的时间是

在一条指令履行结束此后，数据是在软件的控制下达成传达。而DMA方式与之不

同。DMA方式：数据传输的基本单位是数据块，即在CPU与I/O设施之间，每次传

送最少一个数据块；DMA方式每次申请的是总线的使用权，所传达的数据是从设

备直接送入内存的，或许相反；仅在传达一个或多个数据块的开始和结束时，才

需CPU干涉，整块数据的传达是在控制器的控制下达成的。答案D的说法不正确。

43.（9分）某32位计算机，CPU主频为800MHz，Cache命中时的CPI为4，Cache

块大小为32字节；主存采用8体交织积蓄方式，每个体的积蓄字长为32位、积蓄

周期为40ns；积蓄器总线宽度为32位，总线时钟频次为200MHz，支持突发传

送总线事务。每次读突发传达总线事务的过程包括：送首地址和命令、积蓄器准

备数据、传达数据。每次突发传达32字节，传达地址或32位数据均需要一个总线

时钟周期。请回答以下问题，要求给出原因或计算过程。

1）CPU和总线的时钟周期各为多少？总线的带宽（即最大数据传输率）为多少？

2）Cache缺失时，需要用几个读突发传达总线事务来达成一个主存块的读取？

3）积蓄器总线达成一次读突发传达总线事务所需的时间是多少？

4）若程序BP履行过程中，共履行了100条指令，平均每条指令需进行1.2次

访存，Cache缺失率为5%，不考虑取代等开销，则BP的CPU履行时间是多少？

【参照答案】

1）CPU的时钟周期为：1/800MHz=1.25ns。

总线的时钟周期为：1/200MHz=5ns。

总线带宽为：4B×200MHz=800MB/s或4B/5ns=800MB/s。

2）Cache块大小是32B，所以Cache缺失时需要一个读突发传达总线事务读取一个主存块。

（3）一次读突发传达总线事务包括一次地址传达和32B数据传达：用1个总线

时钟周期传输地址；每隔40ns/8=5ns启动一个体工作（各进行1次存取），

第一个体读数据开销40ns，此后数据存取与数据传输重叠；用8个总线时钟周期

传输数据。读突发传达总线事务时间：5ns+40ns+8×5ns=85ns。（4）BP的CPU履行时间包括Cache命中时的指令履行时间和Cache缺失