电子技术基础(数字部分)

电子技术基础(数字部分)第1页，共118页，2023年，2月20日，星期二组合逻辑电路的一般框图Li=f(A1,A2,…,An)(i=1,2,…,m)工作特征:组合逻辑电路工作特点:在任何时刻，电路的输出状态只取决于此时刻的输入状态，而与电路原来的状态无关。关于组合逻辑电路结构特征:1、输出、输入之间没有反馈延迟通路，2、不含记忆单元第2页，共118页，2023年，2月20日，星期二二.组合逻辑电路的分析步骤：

4.1组合逻辑电路分析1、由逻辑图写出各输出端的逻辑表达式；2、化简和变换逻辑表达式；3、列出真值表；4、根据真值表或逻辑表达式，经分析最后确定其功能。根据已知逻辑电路，经分析确定电路的逻辑功能。一.组合逻辑电路分析的目的第3页，共118页，2023年，2月20日，星期二

三、组合逻辑电路的分析举例

例1分析如图所示逻辑电路的功能。1.根据逻辑图写出输出函数的逻辑表达式2.列写真值表。10010110

111011101001110010100000CBA00111100

3.确定逻辑功能：解：输入变量的取值中有奇数个1时，L为1，否则L为0,电路具有奇校验功能。如要实现偶校验，电路应做何改变？第4页，共118页，2023年，2月20日，星期二例2

试分析下图所示组合逻辑电路的逻辑功能。解：1、根据逻辑电路写出各输出端的逻辑表达式，并进行化简和变换。

X=A第5页，共118页，2023年，2月20日，星期二2、列写真值表

X=A真值表

1

1

1

0

1

1

1

0

1

0

0

1

1

1

0

0

1

0

1

0

0

0

0

0

Z

Y

X

C

B

A000011110011110001011010第6页，共118页，2023年，2月20日，星期二这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位，0表示正数，1表示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。3、确定电路逻辑功能真值表

1

1

1

0

1

1

1

0

1

0

0

1

1

1

0

0

1

0

1

0

0

0

0

0

Z

Y

X

C

B

A000011110011110001011010第7页，共118页，2023年，2月20日，星期二1、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；2、根据逻辑描述列出真值表；3、由真值表写出逻辑表达式;5、画出逻辑图。4、根据器件的类型,化简和变换逻辑表达式二、组合逻辑电路的设计步骤

一、组合逻辑电路设计的目标：根据实际逻辑问题，求出满足所要求逻辑功能的最简单逻辑电路。4.2组合逻辑电路的设计第8页，共118页，2023年，2月20日，星期二例1某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。第9页，共118页，2023年，2月20日，星期二解：1、逻辑抽象。输入信号:I0、I1、I2分别为特快、直快和慢车的进站请求信号且有进站请求时为1，没有请求时为0。输出信号:L0、L1、L2分别为3个指示灯的状态，且灯亮为1，灯灭为0。输

入输

出I0

I1

I2

L0

L1

L2

0000001××10001×010001001根据题意列出真值表

(2)写出各输出逻辑表达式。L0=I0

第10页，共118页，2023年，2月20日，星期二输

入输

出I0

I1

I2

L0

L1

L2

0

0

0

0

0

0

1

××1

0

0

0

1

×0

1

0

0

0

1

0

0

1

真值表

（2、化简各输出逻辑表达式。）L0=I0

3、根据要求将上式变换为与非形式

第11页，共118页，2023年，2月20日，星期二4、根据输出逻辑表达式画出逻辑图。第12页，共118页，2023年，2月20日，星期二例2试设计一个码转换电路，将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。解：(1)明确逻辑功能，列出真值表。设输入变量为G3、G2、G1、G0为格雷码，当输入格雷码按照从0到15递增排序时，可列出逻辑电路真值表输出变量B3、B2、B1和B0为自然二进制码。第13页，共118页，2023年，2月20日，星期二0111

0100

0110

0101

0101

0111

0100

0110

0011

0010

0010

0011

0001

0001

0000

0000

B3

B2

B1

B0

G3

G2

G1

G0

输

出输

入1111

1000

1110

1001

1101

1011

1100

1010

1011

1110

1010

1111

1001

1101

1000

1100

B3

B2

B1

B0

G3

G2

G1

G0

输

出输

入逻辑电路真值表第14页，共118页，2023年，2月20日，星期二(2)画出各输出函数的卡诺图，并化简和变换。3

3

G

B

==

2

B

+

3

G

2

G

2

G

3

G

第15页，共118页，2023年，2月20日，星期二+

2

G

3

G

1

B

=

1

G

+

2

G

3

G

1

G

2

G

3

G

1

G

+

2

G

3

G

1

G

=(

2

G

3

G

)

+

2

G

3

G

1

G

+（

2

G

3

G

)

+

2

G

3

G

1

G

=

Å

3

G

2

G

Å

1

G

0

B

=

Å

3

G

2

G

Å

1

G

Å

0

G

第16页，共118页，2023年，2月20日，星期二(3)根据逻辑表达式，画出逻辑图第17页，共118页，2023年，2月20日，星期二4.3

组合逻辑电路中的竞争冒险如果A、B为两个互补信号，由于A、B两个信号的变化时刻实际上不可能完全相同(即使完全相同，也存在冒险)，输出就可能出错（也有可能不出错？）

-----冒险。4.3.1

产生竞争冒险的原因A、B两个信号哪一个先发生变化？-----竞争。第18页，共118页，2023年，2月20日，星期二竞争:当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象。冒险:两个输入端的信号取值的变化方向相反时，如果门电路输出端的逻辑表达式简化成两个互补信号相乘或者相加，由竞争而可能产生输出干扰脉冲的现象。第19页，共118页，2023年，2月20日，星期二4.3.2

消去竞争冒险的方法（发现竞争并且消除竞争）1.发现并消除互补乘积项

写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特定值（0或1）时，如果表达式能转换为：

则存在1冒险；第20页，共118页，2023年，2月20日，星期二4.3.2

消去竞争冒险的方法

A

B

C

1

&

L

B=C=0时为消掉AA，变换逻辑函数式为)

)(

(

C

A

B

A

L

+

+

=

可能出现竞争冒险（1冒险）。A

A

F

=

BC

B

A

AC

F

+

+

=

第21页，共118页，2023年，2月20日，星期二2.发现并消除相加互补项--增加乘积项写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特定值（0或1）时，如果表达式能转换为：

则存在0冒险。

第22页，共118页，2023年，2月20日，星期二2.

增加乘积项,避免互补项相加，

当A=B=1时，根据逻辑表达式有C

B

AC

L

+

=

当A=B=1时C

B

AC

L

+

=

C

B

AC

L

+

=

+

AB

C

C

L

+

=

AB

0

1

A

0

0

0

1

0

1

1

1

L

B

C

00

011110

第23页，共118页，2023年，2月20日，星期二3.

输出端并联电容器

如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可以在输出端并联一电容器，致使输出波形上升沿和下降沿变化比较缓慢，可对很窄的脉冲起到平波的作用。4~20pF

第24页，共118页，2023年，2月20日，星期二4.4几种典型的组合逻辑集成电路4.4.1编码器4.4.2译码器/数据分配器4.4.3数据选择器4.4.4数值比较器4.4.5算术运算电路第25页，共118页，2023年，2月20日，星期二1、)编码器(Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：8421BCD码中，用1000表示数字8如：ASCII码中，用1000001表示字母A等编码器：具有编码功能的逻辑电路。4.4.1编码器4.4几种典型的组合逻辑集成电路第26页，共118页，2023年，2月20日，星期二将每一个待编码的输入信号变换为不同的二进制代码输出。

如8线-3线编码器：将8个输入的信号分别编成8个3位二进制数码输出。如BCD编码器：将10个编码输入信号分别编成10个4位二进制码输出。编码器的逻辑功能：第27页，共118页，2023年，2月20日，星期二编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。第28页，共118页，2023年，2月20日，星期二二进制编码器的结构框图1、编码器的工作原理

I

0

I

1

Y

n

-

1

Y

0

Y

1

1

n

2

-

I

二进制

编码器

2

n

个

输入

n

位二进

制码输出

第29页，共118页，2023年，2月20日，星期二4线─2线普通二进制编码器

(设计)

1000010000100001Y0Y1I3I2I1I0

（2）逻辑功能表编码器的输入为高电平有效。（a）逻辑框图4输入二进制码输出110110001、编码器的工作原理(1)普通编码器第30页，共118页，2023年，2月20日，星期二存在的问题：1.当输入全是0，输出亦为00；2.当输入中有两个或两个以上的1时，输出亦出错(亦为00)改进：优先编码器第31页，共118页，2023年，2月20日，星期二代码输出

工作状态标志

编码输入

(2)优先编码器4线─2线优先编码器(P138.

问题1仍存在)解决输入全是无效信号时出错的实例：键盘输入8421BCD码编码器第32页，共118页，2023年，2月20日，星期二

输

入输

出S0

S1

S2

S3

S4

S5

S6

S7

S8

S9

A

B

C

D

GS

1

1

1

1

1

1

1

1

1

1

0

0

0

0

0

1

111111110

1

0

0

1

1

111111110

1

1

0

0

0

1

11111110

1

1

0

1

1

1

1

1111110

1

1

1

0

1

1

0

1

111110

1

1

1

1

0

1

0

1

1

11110

1

1

1

1

1

0

1

0

0

1

1110

1

1

1

1

1

1

0

0

1

1

1

110

1

1

1

1

1

1

1

0

0

1

0

1

1

0

1

1

1

1

1

1

1

1

0

0

0

1

1

0

1

1

1

1

1

1

1

1

1

0

0

0

0

1

该编码器为输入低电平有效2.键盘输入8421BCD码编码器功能表

问题2仍存在：当输入中有两个或两个以上的0时，输出可能出错（例如同时按下S1和S2，输出为0011）第33页，共118页，2023年，2月20日，星期二优先编码器CD4532的示意框图、引脚图2集成电路编码器（问题1、2均得到解决）第34页，共118页，2023年，2月20日，星期二CD4532电路图(不要求)第35页，共118页，2023年，2月20日，星期二

优先编码器CD4532功能表输

入输

出EI

I7

I6

I5

I4

I3

I2

I1

I0

Y2

Y1

Y0

GS

EO

L××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL为什么要设计GS、EO输出信号？第36页，共118页，2023年，2月20日，星期二用二片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。00

00000输出是非编码输出0第37页，共118页，2023年，2月20日，星期二。11无有效电平输入

10111那块芯片的优先级高？1A7有有效电平输入0第38页，共118页，2023年，2月20日，星期二。

100若A10有有效电平输入

11010第39页，共118页，2023年，2月20日，星期二译码器的分类：

译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号.(即电路的某种状态)1译码器的概念与分类译码器：具有译码功能的逻辑电路称为译码器。唯一地址译码器代码变换器将一系列代码转换成与之一一对应的有效信号。将一种代码转换成另一种代码(七段显示译码器)。二进制译码器二—十进制译码器常见的唯一地址译码器：4.4.2

译码器/数据分配器第40页，共118页，2023年，2月20日，星期二（1.）

二进制译码器n个输入端使能输入端2n个输出端设输入端的个数为n，输出端的个数为M则有M=2n2、

集成电路译码器第41页，共118页，2023年，2月20日，星期二(a)74HC139集成译码器

(1.)二进制译码器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3

Y2

Y1

Y0

A0A1E输出输

入功能表（笔记P35）逻辑图：P144图4.4.7第42页，共118页，2023年，2月20日，星期二(b)74HC138(74LS138)集成译码器引脚图逻辑图第43页，共118页，2023年，2月20日，星期二74HC138集成译码器（不要求）逻辑图第44页，共118页，2023年，2月20日，星期二74HC138集成译码器功能表L

H

H

H

H

H

H

H

H

H

H

L

L

H

H

L

H

H

H

H

H

H

L

H

H

L

L

H

H

H

L

H

H

H

H

H

H

L

H

L

L

H

H

H

H

L

H

H

H

H

L

L

H

L

L

H

H

H

H

H

L

H

H

H

H

H

L

L

L

H

H

H

H

H

H

L

H

H

L

H

L

L

L

H

H

H

H

H

H

H

L

H

H

L

L

L

L

H

H

H

H

H

H

H

H

L

L

L

L

L

L

H

H

H

H

H

H

H

H

H

×

×

×

×

×

L

H

H

H

H

H

H

H

H

×

×

×

H

X

×

H

H

H

H

H

H

H

H

×

×

×

×

H

×

A2

E3

输出输入A1

A0

第45页，共118页，2023年，2月20日，星期二1、已知下图所示电路的输入信号的波形试画出译码器输出的波形。

译码器的应用

第46页，共118页，2023年，2月20日，星期二2、译码器的扩展用74X139和74X138构成5线-32线译码器第47页，共118页，2023年，2月20日，星期二~3线–8线译码器的~

含三变量函数的全部最小项。Y0Y7基于这一点用该器件能够方便地实现三变量逻辑函数。3、用译码器实现逻辑函数。...当E3=1，E2=E1=0时第48页，共118页，2023年，2月20日，星期二用一片74HC138实现函数首先将函数式变换为最小项之和的形式

在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.

第49页，共118页，2023年，2月20日，星期二

集成二–十进制译码器

－

7442功能：将8421BCD码译成为10个状态输出。第50页，共118页，2023年，2月20日，星期二功能表十进制数

BCD输入

输出

A3

A2

A1

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

0

L

L

L

L

L

H

H

H

H

H

H

H

H

H

1

L

L

L

H

H

L

H

H

H

H

H

H

H

H

2

L

L

H

L

H

H

L

H

H

H

H

H

H

H

3

L

L

H

H

H

H

H

L

H

H

H

H

H

H

4

L

H

L

L

H

H

H

H

L

H

H

H

H

H

5

L

H

L

H

H

H

H

H

H

L

H

H

H

H

6

L

H

H

L

H

H

H

H

H

H

L

H

H

H

7

L

H

H

H

H

H

H

H

H

H

H

L

H

H

8

H

L

L

L

H

H

H

H

H

H

H

H

L

H

9

H

L

L

H

H

H

H

H

H

H

H

H

H

L

对于BCD代码以外的伪码（1010～1111这6个代码）Y0～Y9均为高电平。（2）集成二–十进制译码器——7442第51页，共118页，2023年，2月20日，星期二显示译码器

脉冲信号

第52页，共118页，2023年，2月20日，星期二1.七段显示译码器（1）最常用的显示器有：半导体发光二极管和液晶显示器。共阳极显示器共阴极显示器abcdfge显示器分段布局图第53页，共118页，2023年，2月20日，星期二常用的集成七段显示译码器----------CMOS七段显示译码器74HC4511

驱动共阴极显示器第54页，共118页，2023年，2月20日，星期二LT

HHLHHHHHLLHHHL9

HHHHHHHLLLHHHL8

LLLLHHHHHHLHHL7

HHHHHLLLHHLHHL6

HHLHHLHHLHLHHL5

HHLLHHLLLHLHHL4

HLLHHHHHHLLHHL3

HLHHLHHLHLLHHL2

LLLLHHLHLLLHHL1

LHHHHHHLLLLHHL0g

f

e

d

c

b

a

字形输出输入十进制或功能D3

D2

D1

D0

BL

LE

CMOS七段显示译码器74HC4511功能表（P151）驱动共阴极显示器第55页，共118页，2023年，2月20日，星期二**×

×

×

×

HHH锁存熄灭LLLLLLL×

×

×

×

HL×

灭灯

HHHHHHH×

×

×

×

L×

×

灯测试熄灭LLLLLLLHHHHHHL15熄灭LLLLLLLLHHHHHL14熄灭LLLLLLLHLHHHHL13熄灭LLLLLLLLLHHHHL12熄灭LLLLLLLHHLHHHL11熄灭LLLLLLLLHLHHHL10LT

g

f

e

d

c

b

a

字形输出输入十进制

或功能BL

LE

D3

D2

D1

D0

CMOS七段显示译码器74HC4511功能表(续)第56页，共118页，2023年，2月20日，星期二例由74HC4511构成24小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。第57页，共118页，2023年，2月20日，星期二数据分配器：相当于多输出的单刀多掷开关，是一种能将数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图用74HC138组成数据分配器第58页，共118页，2023年，2月20日，星期二用译码器实现数据分配器

010当ABC=010时，Y2=DCBA第59页，共118页，2023年，2月20日，星期二4.3.3数据选择器1、数据选择器的定义与功能数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去。数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关”。第60页，共118页，2023年，2月20日，星期二4选1数据选择器2位地址码输入端使能信号输入端，低电平有效1路数据输出端（1）逻辑电路数据输入端第61页，共118页，2023年，2月20日，星期二（2）工作原理及逻辑功能00I3011011=1=0

0

××1

Y

S0

S1

E

地址使能输出输

入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I3第62页，共118页，2023年，2月20日，星期二74LS151功能框图2、集成电路数据选择器

8选1数据选择器74HC151

第63页，共118页，2023年，2月20日，星期二2、集成电路数据选择器

2个互补输出端8路数据输入端1个使能输入端3个地址输入端

74LS151的逻辑图(与使能端相连的或门的输入端并没有小圆圈)第64页，共118页，2023年，2月20日，星期二3、74LS151的功能表当E=1时，Y=0当E=0时功能表见P155表4.4.12第65页，共118页，2023年，2月20日，星期二①数据选择器组成逻辑函数产生器控制Di，就可得到不同的逻辑函数。5、数据选择器74LS151的应用当D0=D3=D5=

D7=0D1=D2=D4=

D6=1时：当D0=D3=D5=

D7=1D1=D2=D4=

D6=0时：当E=0时：

第66页，共118页，2023年，2月20日，星期二比较Y与L，当

D3=D5=D6=D7=1D0=D1=D2=D4=0时，D7E74HC151D6D5D4D3D2D1D0S2S1S0L

Y

X

Y

Z

10Y=L例1试用8选1数据选择器74LS151产生逻辑函数解:第67页，共118页，2023年，2月20日，星期二利用8选1数据选择器组成函数产生器的一般步骤a、将函数变换成最小项表达式b、使器件处于使能状态c、地址信号S2、S1

、S0

作为函数的输入变量d、处理数据输入D0~D7信号电平。逻辑表达式中有mi,则相应Di=1，其他的数据输入端均为0。总结:第68页，共118页，2023年，2月20日，星期二用两片74151组成二位八选一的数据选择器②数据选择器的扩展位的扩展第69页，共118页，2023年，2月20日，星期二字的扩展将两片74LS151连接成一个16选1的数据选择器(笔记p36)第70页，共118页，2023年，2月20日，星期二

③实现并行数据到串行数据的转换第71页，共118页，2023年，2月20日，星期二1.1位数值比较器(设计)数值比较器：对两个位数相同的数字进行比较（A、B），以判断其大小的逻辑电路。输入：两个一位二进制数A、B。

输出：F

B

A

>=1，表示A大于BF

B

A

<=1，表示A小于BF

B

A

=

=1，表示A等于B4.4.4数值比较器第72页，共118页，2023年，2月20日，星期二1位数值比较器B

A

=F

B

A

>B

A

=F

B

A

<AB

B

A

+=F

B

A

=一位数值比较器真值表

1

0

0

1

1

0

0

1

0

1

0

1

0

1

0

1

0

0

0

0

FA=B

FA<B

FA>B

B

A

输出输入第73页，共118页，2023年，2月20日，星期二2、2位数值比较器：

输入：两个2位二进制数

A=A1A0、B=B1B0

利用1位数值比较器设计两位数值比较器比较两个2位二进制数的大小的电路当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则第74页，共118页，2023年，2月20日，星期二真值表001

010

100

A0>B0

A0<B0

A0=B0

A1=B1

A1=B1

A1=B1

0

1

0

×

A1<B1

0

0

1

×

A1>B1

FA=B

FA<B

FA>B

A0

B0

A1

B1

输

出输

入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)第75页，共118页，2023年，2月20日，星期二两位数值比较器逻辑图FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)第76页，共118页，2023年，2月20日，星期二3集成数值比较器74LS85(1.)集成数值比较器74LS85的功能74LS85的引脚图

74LS85是四位数值比较器，其工作原理和两位数值比较器相同。74LS85的示意框图74LS85的功能表P160第77页，共118页，2023年，2月20日，星期二用两片74LS85组成8位数值比较器（串联扩展方式）。2.集成数值比较器的位数扩展输入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0输出:F

B

A

>

F

B

A

<

F

B

A

=

高位片输出低位片B3A3~B0A0B7A7~B4A4第78页，共118页，2023年，2月20日，星期二用74HC85组成16位数值比较器(并联扩展方式)。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出第79页，共118页，2023年，2月20日，星期二4.4.5算术运算电路

@在两个1位二进制数相加时，不考虑低位来的进位的相加

---半加

@在两个1位二进制数相加时，考虑低位进位的相加

---全加

1、半加器和全加器

第80页，共118页，2023年，2月20日，星期二（1）1位半加器（HalfAdder）

不考虑低位进位，将两个1位二进制数A、B相加的器件。

逻辑表达式1000C011110101000SBA

半加器的真值表B

A

B

A

S

+

=

C=AB

（异或）第81页，共118页，2023年，2月20日，星期二（2）全加器（FullAdder）1110100110010100全加器真值表

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。111011101001110010100000Co

S

Ci

B

A

第82页，共118页，2023年，2月20日，星期二

于是可得全加器的逻辑表达式为第83页，共118页，2023年，2月20日，星期二加法器的应用1110100110010100全加器真值表111011101001110010100000C

S

C

B

A

ABC有奇数个1时S为1；ABC有偶数个1和全为0时S为0。-----用全加器组成三位二进制代码奇偶校验器第84页，共118页，2023年，2月20日，星期二（1）串行进位加法器如何用1位全加器实现两个四位二进制数相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。2、多位数加法器0第85页，共118页，2023年，2月20日，星期二定义两个中间变量Gi和Pi：Gi=AiBi

（2）超前进位加法器

提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第i位的进位信号（Ci

）：Ci=Gi＋Pi

Ci-1

第86页，共118页，2023年，2月20日，星期二

4位全加器进位信号的产生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3

（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)[Gi=AiBi

Ci=Gi＋Pi

Ci-1

第87页，共118页，2023年，2月20日，星期二集成超前进位产生器74LS182（不要求）逻辑图逻辑符号第88页，共118页，2023年，2月20日，星期二超前进位集成4位加法器74LS283

74HC283逻辑框图

74HC283引脚图第89页，共118页，2023年，2月20日，星期二74HC283逻辑框图（不要求）第90页，共118页，2023年，2月20日，星期二4.超前进位加法器74LS283的应用例1.用两片74LS283构成一个8位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。第91页，共118页，2023年，2月20日，星期二8421码输入余3码输出1

1

0

0

例.用74283构成将8421BCD码转换为余3码的码制转换电路。8421码余3码000000010010001101000101

+0011+0011+0011CO第92页，共118页，2023年，2月20日，星期二3减法运算

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。若n位二进制数的原码为N原，则与它相对应的2的补码为

N补=2N

N原反码（各位求反）与原码满足：N反=2N

1N原

所以，补码与反码的关系式为

N补=N反+1 设两个数A、B相减，利用以上两式可得A

B=A+B补2n=A+B反+12n

补码和原码是相互的反码和原码也是相互的（与P24、P130不矛盾，见P167注）第93页，共118页，2023年，2月20日，星期二1）AB

0的情况。2）AB<0的情况。结果表明，在A–B

0时，加补进位信号为1，所得的差就是差的原码。在A–B<0时，加补的进位信号为0，所得的差是差绝对值的补码（笔记P36）。A=0101，B=0001A=0001，B=0101

10100

01100

第94页，共118页，2023年，2月20日，星期二输出为原码的4位减法运算逻辑图第95页，共118页，2023年，2月20日，星期二4.5组合可编程逻辑器件4.5.1PLD的结构、表示方法及分类4.5.2组合逻辑电路的PLD实现第96页，共118页，2023年，2月20日，星期二4.5组合可编程逻辑器件可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。第97页，共118页，2023年，2月20日，星期二4.5.1PLD的结构、表示方法及分类与门阵列或门

阵列

乘积项

和项

PLD主体输入电路输入信号

互补

输入

输出电路输出函数

反馈输入信号

可由或阵列直接输出，构成组合输出；通过寄存器输出，构成时序方式输出。1、PLD的基本结构第98页，共118页，2023年，2月20日，星期二与门阵列或门

阵列

乘积项

和项

互补

输入

第99页，共118页，2023年，2月20日，星期二2.

PLD的逻辑符号表示方法(1)

连接的方式

第100页，共118页，2023年，2月20日，星期二(2)基本门电路的表示方式F1=A•B•C与门或门ABCDF1

A

B

C

&

L

A

B

C

≥1L

D

F1=A+B+C+D第101页，共118页，2023年，2月20日，星期二三态输出缓冲器输出恒等于0的与门输出为1的与门输入缓冲器第102页，共118页，2023年，2月20日，星期二(3)编程连接技术

PLD表示的与门熔丝工艺的与门原理图第103页，共118页，2023年，2月20日，星期二V

CC

+

(5V)

R

3k

W

L

D

1

D

2

D

3

A

B

C

高电平A、B、C有一个输入低电平0VA、B、C三个都输入高电平+5V5V0V5V低电平

L

V

CC

A

B

C

D

5V5V5VL=A•B•C第104页，共118页