存储器和存储系统

存储器和存储系统第1页，共73页，2023年，2月20日，星期一第2页，共73页，2023年，2月20日，星期一第3页，共73页，2023年，2月20日，星期一分层的存储系统基本概念存储容量存储器可以容纳的二进制信息量存储器包含的存储单元的总数存储容量=存储单元（字节）存储器所能记忆的全部二进制信息量例如：某存储器有4096字节的存储单元则存储器的存储容量为4KB=32KBit第4页，共73页，2023年，2月20日，星期一存储系统的分层结构寄存器组高速缓冲存储器主存储器辅助存储器CPU内部主机内部外部设备价格高低容量小大第5页，共73页，2023年，2月20日，星期一CacheCPURAMROM外存主存带Cache的结构层次第6页，共73页，2023年，2月20日，星期一存储系统中的主存按存储介质分类半导体存储器体积小、功耗低、存取时间短、信息容易丢失磁表面存储器信息不易丢失磁芯存储器体积庞大、工艺复杂、功耗大光盘存储器记录密度高、耐用性好、可靠性高、可互换性强第7页，共73页，2023年，2月20日，星期一按存取方式分类只读存储器（ROM）掩膜ROM、PROM、EPROM、EEPROM、FLASHmemory随机存取存储器（RAM）

SRAM、DRAM串行访问存储器磁带存储器第8页，共73页，2023年，2月20日，星期一译码器与驱动地址寄存器读写电路控制电路存储体读写地址总线数据总线控制总线图主存的基本组成第9页，共73页，2023年，2月20日，星期一主存的工作过程主存的技术指标存储容量主存中能存放二进制代码的总数存储容量=存储单元数*字长存储速度存取时间：又叫存储器的访问时间，是指启动一次存储器操作（读或写）到完成该操作所需要的全部时间存取周期：存储器进行连续两次独立的存储器操作所需要的最小时间间隔

MOS的存取周期100ns，TTL的存取周期10ns第10页，共73页，2023年，2月20日，星期一存储器的带宽每秒从存储器中进出信息的最大数量。单位为字节/秒或字/秒例如：存取周期为500ns，则1秒周内能进行1/（500*10-9）=200万次操作，假设每个存储周期能够访问16位的二进制数，则它的带宽为

200万*2*8=200万*2字节/秒

=4M字节/秒提高存储器的带宽：缩短存取周期、增加存储字长、增加存储体第11页，共73页，2023年，2月20日，星期一几种半导体存储器存储体地址译码读写电路地址总线A0……An数据总线D0……Dm片选线读控制线写控制线图存储器芯片的基本结构第12页，共73页，2023年，2月20日，星期一地址线编号方式：A0，A1，……，An存储器芯片引脚的数目决定的存储器的容量。一个存储器芯片引脚的数目为10则地址范围为0000000000–1111111111存储容量为210=1024个存储单元，即1KB。假设CPU有16位的地址总线，那么它可以访问的存储空间范围为0000H–FFFFH，即216=64KB8086，8088地址总线为20位，可以访问的存储空间的范围为：00000H–FFFFFH，即220=1MB第13页，共73页，2023年，2月20日，星期一80286地址总线为24位，可访问的存储空间为16M80386，80486和Pentium地址总线为32位，可访问的存储空间为4GPentiumPro和PentiumII的地址总线为36位，可访问的存储空间为64G16位二进制数表示的地址：0000,0001,0002,……000E,000F0000,0001,0002,……000E,000F…………FFE0,FFE1,FFE2,……FFEE,FFEFFFF0,FFF1,FFF2,….…FFFE,FFFF第14页，共73页，2023年，2月20日，星期一数据线表示方式：D0，D1，…………，Dm存储器的容量通常为字节*也可以用字（16位）、4位或1位来进行表示1K*8表示有1K的存储容量，每个存储单元输出8位数据16K*1表示有16K的存储容量，每个存储单元输出1位的数据芯片选择线（片选线）存储器芯片上有一个或一个以上允许存储器芯片工作的控制线第15页，共73页，2023年，2月20日，星期一表示方式：片选（CS），片允许（CE），或简写为S读写控制线存储器芯片上传输读、写控制信号，ROM只有读信号，RAM上有一到两个读写控制信号表示方式ROM允许输出信号OE或简称GRAM读信号WE或简称W

写信号OE或简称G第16页，共73页，2023年，2月20日，星期一只读存储器掩膜ROM…………………………Y列地址译码01231A5A6A7A8A9选通输出0131X行地址译码A0A1A2A3A4第17页，共73页，2023年，2月20日，星期一PROM行线列线VCC熔丝存0，则烧断熔丝；存1，熔丝不断。只能实现一次编程第18页，共73页，2023年，2月20日，星期一EPROM改写方式紫外线照射电气的方法（EEPROM）FLASHmemoryP基片N+N+SDGSiO2第19页，共73页，2023年，2月20日，星期一静态RAM（SRAM）VCCT1T3T2T4T5T6A’A位线B’位线B地址选择第20页，共73页，2023年，2月20日，星期一动态RAM字线数据线TCS第21页，共73页，2023年，2月20日，星期一利用存储器芯片构造存储系统利用与非门实现译码例：假设某微处理器有20根地址线

A0，A1，A2，…………，A198根数据线D0，D1，D2，…………，D7

20根地址线：CPU可以访问1M个存储单元

8根数据线：CPU和存储器之间每次传送的数据为8位存储器使用2K*8EPROM：11根地址线，8

根数据线第22页，共73页，2023年，2月20日，星期一2K*8EPROM数据线D0~D7地址线A0~A10CEOEVPPVCCRD地址线A12~A19地址线A11M/IO2K*8EPROM被译为地址FF000H~FF7FFH第23页，共73页，2023年，2月20日，星期一利用译码器实现译码Y0Y1Y2Y3Y4Y5Y6Y7ABC

G1G2AG2B译码输入输入使能74LS138译码器第24页，共73页，2023年，2月20日，星期一G2AG2BG1CBAY0Y1Y2Y3Y4Y5Y6Y71XXXXX11111111X1XXXX11111111XX0XXX111111110010000111111100100110111111001010110111110010111110111100110011110111001101111110110011101111110100111011111110第25页，共73页，2023年，2月20日，星期一例：假设微处理器系统中从0E0000H开始的64K存储区无存储器，已知某一类RAM是8K*8的存储芯片，如何进行扩充？8K*8CEW/R数据线D0~D7地址线A0~A12第26页，共73页，2023年，2月20日，星期一Y0Y1Y2Y3Y4Y5Y6Y7A0~A12D0~D7A0~A12D0~D7数据线地址线RDW/RW/RA13~A15A16A17~A19ABCG1G2AG2BE0000~E1FFFE2000~E3FFFE4000~E5FFFE6000~E7FFFE8000~E9FFFEA000~EBFFFEC000~EDFFFEE000~EFFFFCECE…………………………第27页，共73页，2023年，2月20日，星期一存储器的扩展存储器的位扩展位扩展是指增加存储器的字长，如1K*4的存储器，可组成1K*8的存储器第28页，共73页，2023年，2月20日，星期一21142114A0~A9D4~D7D0~D3CSWE第29页，共73页，2023年，2月20日，星期一存储器的字扩展字扩展是指增加存储器的字的数量，如2片

1K*8的存储器，可组成2K*8的存储器，即存储器的容量增加了一倍第30页，共73页，2023年，2月20日，星期一D0~D71K*8A1K*8BWEA0~A9A10存储器的容量为2K，即

000000000001000000000001111111111111111111111K1KCS0CS1第31页，共73页，2023年，2月20日，星期一存储器的字、位扩展字、位扩展是指既增加存储器的字的数量又增加字长，如4片1K*4的存储器，可组成2K*8的存储器，即存储器的容量、字长都增加了一倍。第32页，共73页，2023年，2月20日，星期一1K*41K*41K*41K*4D0~D7WECS0A0~A9A10CS1第33页，共73页，2023年，2月20日，星期一例：假设8086系统中从0E0000H

开始的64K

存储区无存储器，2764EPROM

是8k*8

的只读存储器，如何对其进行扩充？解：第一步：将地址范围写成二进制代码，并确定其总容量

A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A011100000000000000000

……

……

……1110111111111111111164K第二步：根据地址范围的容量及该范围在计算机中的应用，选择存储芯片要扩充64K的存储容量，给定了只读存储器2764EPROM，共需要8片2764EPROM进行扩充。第34页，共73页，2023年，2月20日，星期一第四步：片选信号的形成第三步：分配地址线将CPU的低13位地址线A0~A12与2764EPROM相连，剩下的高位地址线用于产生片选信号。1译码器的输入端A、B、C，决定了Y0~Y7那个端口有输出，从而决定选中哪片芯片，将A15、A14、A13分别与C、B、A相连，从000~111变化，从而可以选择8片芯片。

A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A011100000000000000000

……

……

……111011111111111111112为了使译码器进行工作，G1位高电平，G2A、G2B位低电平，可以将A19、A18、A17连接到一个与非门上，与非门的输出和

G2A、G2B输入端相连。A16可以和一个非门电路相连，输出和G1的输入端相连。第35页，共73页，2023年，2月20日，星期一Y0Y1Y2Y3Y4Y5Y6Y7A0~A12D0~D7A0~A12D0~D7数据线地址线RDW/RW/RA13~A15A16A17~A19ABCG1G2AG2BE0000~E1FFFE2000~E3FFFE4000~E5FFFE6000~E7FFFE8000~E9FFFEA000~EBFFFEC000~EDFFFEE000~EFFFFCECE…………………………第36页，共73页，2023年，2月20日，星期一

A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A011100000000000000000

……

……

……11101111111111111111针对译码器的Y0输出，这时CBA=000，即A15=0，A14=0，A13=0地址范围：11100000000000000000=E0000H11100001111111111111=E1FFFH针对译码器的Y1输出，这时CBA=001，即A15=0，A14=0，A13=1地址范围：11100010000000000000=E2000H11100011111111111111=E3FFFH第37页，共73页，2023年，2月20日，星期一例：假设CPU有16根地址线，8根数据线，并用MREQ作为访存控制信号（低电平有效），用WR做读/写控制信号（高电平为读，低电平为写），现有下列存储芯片：1K*4位RAM，4K*8位RAM，8K*8位RAM，2K*8位ROM，4K*8位ROM，8K*8位ROM及74LS138译码器和各种门电路，画出CPU与存储器的连接图，要求：

1.主存地址空间分配

6000H~67FFH为系统程序区

6800H~6BFFH为用户程序区

2.合理选用上述存储芯片，说明各选几片？

3.详细画出存储器芯片的片选逻辑图。第38页，共73页，2023年，2月20日，星期一解：第一步：将地址范围写成二进制代码，并确定其总容量

A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A00110000000000000

……

……

……01100111111111110110100000000000

……

……

……0110101111111111系统程序区2K*8用户程序区1K*8第39页，共73页，2023年，2月20日，星期一第二步：根据地址范围的容量及该范围在计算机中的应用，选择存储芯片由6000H~67FFH为系统程序区，为2K*8位，应选择一片2K*8位ROM

由6800H~6BFFH为用户程序区，为1K*8位，应选择两片1K*4位RAM第三步：分配CPU的地址线将CPU的低11位地址线A10~A0与2K*8位的ROM地址线相连，将CPU的低10位地址线A9~A0与1K*4位的RAM地址线相连，剩下的高位地址与访存控制信号共同产生存储芯片的片选信号。第40页，共73页，2023年，2月20日，星期一第四步：由题给出的74LS138译码器的输入逻辑关系可知，必须保证G1为高电平，G2A、G2B为低电平才能使译码器工作。

A15为低，连接到G2A上，A14为高，连接到G1上，MREQ

为低，连接到G2B上。保证了三个控制端的要求

A13、A12、A11连接到C、B、A上。输出Y4有效时，选中一片ROM；Y5有效时，同时A10有效为低电平，选中两片

RAM。读出时低电平有效，RAM的读/写控制端与CPU的命令端WR相连*ROM的数据线是单向的第41页，共73页，2023年，2月20日，星期一2K*81K*41K*4MREQD7D6D5D4D3D2D1D0WRA10A9A8A7A6A5A4A3A2A1A0CBAA13A12A11G1G2AG2BA15A14Y7Y6Y5Y4Y3Y2Y1Y0第42页，共73页，2023年，2月20日，星期一提高访问存储器速度的方法多存储体方式单体多字系统W位W位W位W位地址寄存器主存控制部件数据寄存器存储体…………………………前提：指令和数据在主存中必须是连续存放的，一旦遇到转移指令或者操作数不能连续存放，这种方法的效果就不明显第43页，共73页，2023年，2月20日，星期一多体并行存储系统（地址码被分为体号、体内地址两部分）高位交叉编址–

有利于存储器的扩充体号体内地址地址译码……01n-1……nn+12n-1……2n2n+13n-1……3n3n+14n-1第44页，共73页，2023年，2月20日，星期一000000000001000010000011000100000101000110000111001000001001001010001011001100001101001110001111010000010001010010010011010100010101010110010111011000011001011010011011011100011101011110011111100000100001100010100011100100100101100110100111101000101001101010101011101100101101101110101111110000110001110010110011110100110101110110110111111000111001111010111011111100111101111110111111M0M1M2M3第45页，共73页，2023年，2月20日，星期一低位交叉编址–

有利于解决访存冲突体内地址地址译码……044n-4……154n-3……264n-2……374n-1体号第46页，共73页，2023年，2月20日，星期一000000000100001000001100010000010100011000011100100000100100101000101100110000110100111000111100M0M1M2M3000001000101001001001101010001010101011001011101100001100101101001101101110001110101111001111101000010000110001010001110010010010110011010011110100010100110101010101110110010110110111010111110000011000111001011001111010011010111011011011111100011100111101011101111110011110111111011111111第47页，共73页，2023年，2月20日，星期一高速缓冲存储器--Cache问题的提出避免CPU与I/O争抢访存

I/O设备向主存请求的级别高于CPU访存解决CPU与主存之间速度不匹配的问题

CPU的速度每年增长60%RAM速度每年改进7%程序访问的局部性原理使CPU与Cache交换信息成为可能第48页，共73页，2023年，2月20日，星期一Cache的工作原理012....2m-1……字块0字块1字块2字块2m-1主存块号块内地址M块=2mB个字=2bm位b位n位012....2c-1……字块0字块1字块2字块2c-1缓存块号块内地址C块=2cB个字=2bc位b位标记第49页，共73页，2023年，2月20日，星期一影响Cache命中率的因素块长一般块长取4至8个可编址单位（字或字节）

IBM370/168的主存是4体交叉，每个体宽为64

位（8个字节），Cache的块长为32个字节。容量

Cache的容量是成本与命中率的折衷

80386主存的最大容量为4GB，Cache的容量为

16KB或32KB，命中率可达95%以上第50页，共73页，2023年，2月20日，星期一CPU地址总线数据总线主存Cache存储体Cache数据替换机构主存Cache地址映像变换机构主存地址命中、产生Cache地址直接通路没命中访问主存替换Cache第51页，共73页，2023年，2月20日，星期一替换算法先进先出（FIFO）优点：实现容易、开销小缺点：可能把一些常用的程序，如子程序、循环程序块，作为最早进入Cache块，替换出去近期最少使用法（LRU）优点：命中率高缺点：开销大第52页，共73页，2023年，2月20日，星期一Cache的读/写操作读操作开始CPU发出访问地址命中？访问Cache，取出信息送CPU访问主存，取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位结束YNCache满？YN第53页，共73页，2023年，2月20日，星期一写操作写直达法：数据写入Cache的同时，也写入主存的相应的块。能始终保证Cache中的内容和主存中的内容一致。写回法：数据每次只是暂时写入Cache中，并用标志将该块加以注明，当该块从Cache中替换出去时，才写入主存中。该方法速度快，但因主存中的字块未经随时修改，可能失效。信息只写入主存，同时将相应的Cache块有效位置“0”，表明此块已失效，需要时从主存中调入。还有一种情况，被修改的单元不在Cache内，这时，写操作只对主存进行。第54页，共73页，2023年，2月20日，星期一Cache的改进单一缓存和两级缓存统一缓存和分开缓存统一缓存：指令和数据都存放在同一缓存内的Cache分开缓存：指令和数据分别存放在两个缓存中。第55页，共73页，2023年，2月20日，星期一外部存储器主要技术指标存储密度：单位长度内存储的二进制信息道密度：磁盘沿半径方向，单位长度的磁道数位密度：单位长度磁道能纪录的二进制信息的位数磁道磁盘磁带第56页，共73页，2023年，2月20日，星期一存储容量外存储器所能存储的二进制信息的总数量。一般以位或字节为单位。磁盘存储器容量盘面数：可以存储数据的盘面个数扇区：每个磁道分为若干个区域，每个扇区存放512个字节数据磁盘存储器容量=盘面数*每个盘面的磁道数*扇区数*每个扇区存储字节数格式化容量和非格式化容量非格式化容量：磁盘表面可以利用的磁化单元总数格式化容量：磁盘按某种特定的存储格式所能存储数据的总量第57页，共73页，2023年，2月20日，星期一平均存取时间平均找道时间+平均等待时间+控制指令运行时间数据传输率单位时间内磁表面存储器向主机传送数据的位数或字节数数据传输率=记录密度*记录介质的运行速度误码率是衡量磁表面存储器出错概率的参数误码率=出错信息的位数/读出的总信息位数第58页，共73页，2023年，2月20日，星期一磁记录原理和记录方式磁记录原理写线圈NS写线圈SN磁芯磁通磁层磁载体局部磁化单元局部磁化单元写入0写入1第59页，共73页，2023年，2月20日，星期一记录方式归零制（RZ）记录1时通正向脉冲电流，记录0时通负向脉冲电流两位信息之间的驱动电流归零记录密度不高，目前很少使用不归零制（NRZ）磁头线圈始终有电流当连续记录1或者0时，写电流方向不变，只有当两个相邻的代码不同时，写电流才改变方向。见1就翻的不归零制（NRZ1）磁头线圈始终有电流记录0时电流不改变方向，记录1时电流改变方向第60页，共73页，2023年，2月20日，星期一调相制（PM）记录0时，电流由负编正，记录1时，电流由正变负每两个相同信息的交界处，电流方向变化一次；相邻信息不同时，电流方向不变应用于磁带存储器中调频制（FM）以驱动电流变化的频率不同来区别记录1或者0记录0时，在一位信息的记录时间内电流保持不变；记录1时，在一位信息记录时间的中间时刻，电流改变一次方向。相邻信息的交界处，线圈电流均变化一次。广泛应用于硬磁盘和软磁盘中改进调频制（MFM）第61页，共73页，2023年，2月20日，星期一记录0时，在记录时间内电流不变，在记录1时在记录时间的中间时刻电流发生一次变化。（与调频制相同）只有当连续记录两个或两个以上的0时，才在每位的起始处电流改变一次。写入同样的数据序列时，MFM比FM磁翻转次数少，在相同长度的磁层上可记录的信息量将会增加，从而提高了磁记录密度。倍密度软磁盘采用MFM的记录方式第62页，共73页，2023年，2月20日，星期一011100010归零制RZ不归零制NRZ见1就翻的不归零制NRZ1调相制PM调频制FM改进调频制MFM第63页，共73页，2023年，2月20日，星期一评价记录方式的主要指标编码效率位密度与磁化翻转密度的比值，可以用记录一位信息的最