典型组合逻辑集成电路

典型组合逻辑集成电路第1页，共74页，2023年，2月20日，星期一将每一个编码输入信号变换为不同的二进制的代码输出。

如8线-3线编码器：将8个输入信号分别编成3位二进制码输出；如BCD编码器：将10个输入信号分别编成14位二进制码输出。二进制编码器的结构框图编码器的逻辑功能：

如10线-4线编码器：将10个输入信号分别编成4位二进制码输出。第2页，共74页，2023年，2月20日，星期一编码器的分类：普通编码器优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。第3页，共74页，2023年，2月20日，星期一(1)普通编码器(4线─2线编码器)1000010000100001Y0Y1I3I2I1I0

（2）逻辑功能表编码器的输入为高电平有效。4输入二进制码输出11011000321032101IIIIIIIIY+=321032100IIIIIIIIY+=1、编码器的工作原理第4页，共74页，2023年，2月20日，星期一4/2线编码器内部电路图4.4.2当所有的输入都为0时，电路的输出Y1Y0=？00第5页，共74页，2023年，2月20日，星期一该编码器存在的问题：I0

I1I2I3Y1Y0100000010001001010000111

4/2编码器功能表当所有的输入都为0时，电路的输出:Y1Y0=00与功能表中第一行的编码一样，无法区分。第6页，共74页，2023年，2月20日，星期一十个按键输出代码输出标志（2）键控8421、BCD码编码器---10/4线编码器若S9按下（S9=0），则ABCD=1001，GS=1若S8按下（S8=0），则ABCD=1000，GS=1同理，Si按下（Si=0），或非门的输入总有一个为1，即，GS=1若所有S均不按下，则ABCD=0000，但与非门另一输入端为1，所以GS=0第7页，共74页，2023年，2月20日，星期一表4.4.3十按键8421、BCD码编码器功能表

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

该编码器输入低电平有效第8页，共74页，2023年，2月20日，星期一

（3）优先编码器

优先编码器的提出：

如果有两个或更多输入信号有效，将会出现输出混乱。

必须根据轻重缓急，规定好这些外设允许操作的先后次序（即优先级别）。

能识别编码请求信号的优先级别，并进行编码的逻辑部件称为优先编码器。第9页，共74页，2023年，2月20日，星期一4-2线优先编码器（设计）列出功能表输入输出I0I1I2I3Y1Y0100000×10001××1010×××111高低写出逻辑表达式画出逻辑电路图（略）输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为I0I3~输入为编码信号I3~I0输出为Y1Y03321IIIY+=33210IIIIY+=第10页，共74页，2023年，2月20日，星期一CD4532的示意框图、引脚图2集成电路编码器介绍4000系列CMOS集成优先编码器CD4532第11页，共74页，2023年，2月20日，星期一CD4532内部电路图第12页，共74页，2023年，2月20日，星期一

CD4532的逻辑功能表

输入输出

EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××LLLHLHLH××××××LLHHLHLLH×××××LHLHLHLLLH××××LHHHLHLLLLH×××HLLHLHLLLLLH××HLHHLHLLLLLLH×HHLHLHLLLLLLLHHHHHLEI=0，禁止编码，GS=EO=0，

Y2Y1Y0=000

EI=1，允许编码，若I0-I7中均不编码，Y2Y1Y0=000，GS=0，EO=1；若I0~I7

中，至少有一个编码输入时，Y2Y1Y0为I0~I7的编码输出，GS=1，EO=0。第13页，共74页，2023年，2月20日，星期一例用两片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。

。0禁止

00000

000

0000无编码输出禁止00第14页，共74页，2023年，2月20日，星期一。1允许

00001

000~111允许10若无编码请求Ⅱ的优先级高于片I

0000

0111第15页，共74页，2023年，2月20日，星期一。1允许

000-11110

000

1000禁止00若有编码请求

1111第16页，共74页，2023年，2月20日，星期一分类：

译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号.(即电路的某种状态)1.译码器的定义和功能译码器：具有译码功能的逻辑电路称为译码器。唯一地址译码器代码变换器将一系列代码转换成与之一一对应的有效信号。将一种代码转换成另一种代码。二进制译码器二-十进制译码器显示译码器常见的有：7.4.2译码器/数据分配器第17页，共74页，2023年，2月20日，星期一010001001010000100100011Y3Y2Y1Y0BA译码器的功能：将每个输入的二进制代码译成对应的高、低电平信号1000010000100001Y0Y1I3I2I1I0

编码器逻辑功能表11011000译码器功能表第18页，共74页，2023年，2月20日，星期一(1)二进制译码器当使能输入端EI为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平（输入少->输出多）n个输入端使能输入端2n个输出端2.集成电路译码器第19页，共74页，2023年，2月20日，星期一

74HC139集成译码器(2-4线）

LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0BAE输出输入功能表第20页，共74页，2023年，2月20日，星期一输入输出EIABY0Y1Y2Y3H××HHHHLLLLHHHLLHHLHHLHLHHLHLHHHHHL译码器74HC139的内部电路

EI

1

A

1

1

&&&&y0y1y2y3B

功能表BAEIY=0BAEIY=1ABEIY=3BAEIY=2逻辑表达式：第21页，共74页，2023年，2月20日，星期一

74HC138(74LS138)集成译码器引脚图示意框图第22页，共74页，2023年，2月20日，星期一8个译码输出端74HC138(74LS138)集成译码器逻辑图3个控制端3个编码输入端第23页，共74页，2023年，2月20日，星期一表4.4.674HC138集成译码器功能表

输入输出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL3/8线译码器能产生三变量函数的全部最小项。基于这一点用该器件能够方便地实现三变量逻辑函数。第24页，共74页，2023年，2月20日，星期一例1用3/8线译码器实现逻辑函数用译码器实现逻辑函数时可不用化简，直接由最小项表达。ABC100&F第25页，共74页，2023年，2月20日，星期一例2用74138组成脉冲信号变换电路

第26页，共74页，2023年，2月20日，星期一数据分配器：数据的分路。将一个数据源来的数据分时送到多个不同的通道上去,相当于一个单刀多掷的开关数据分配器示意图例3用74HC138组成数据分配器

可用唯一地址译码器来实现第27页，共74页，2023年，2月20日，星期一例4用译码器实现数据分配

110111第28页，共74页，2023年，2月20日，星期一输入输出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表第29页，共74页，2023年，2月20日，星期一（2）.二–十进制译码器---7442(4/10线)

功能：将8421、BCD码译成10个状态输出。4个输入端10个输出端第30页，共74页，2023年，2月20日，星期一功能表十进制数BCD输入输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL对于BCD代码以外的伪码（1010～1111这6个代码）Y0～Y9均无低电平信号产生。该译码器可输入4位BCD码，输出10个代码。常用于数字显示，实现人机交流。第31页，共74页，2023年，2月20日，星期一abcdfge（3）.显示器和译码器

（1）按发光物质不同，分为“发光二极管显示器”、“荧光数字显示器”、“液晶显示器”和“气体放电显示器”四种。共阳七段显示器共阴七段显示器七段显示器

（2）按字形显示方式不同，分为“字型重叠式”、“点阵式”和“分段式”三种。

显示器主要分为两类：01第32页，共74页，2023年，2月20日，星期一abcdfgabcdefg111111001100001101101e共阴极显示器第33页，共74页，2023年，2月20日，星期一74HC4511显示译码器的种类有很多，如7448、7449、4511等D3D2D1D0LTLEBL74HC4511abcdefg74HC4511逻辑符号第34页，共74页，2023年，2月20日，星期一HHHHHHHLLLHHHL8HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcbaD3LTBLLE字形输出输入十进制或功能D2D1D0HHHHHLLLHHLHHL6LLLLHHHHHHLHHL7HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HHLHHHHHLLHHHL9HH74HC4511逻辑功能表第35页，共74页，2023年，2月20日，星期一*XXXXHHH锁存LLLLLLLHLHHHHL13LLLLLLLLLHHHHL12LLLLLLLHHLHHHL11LLLLLLLLHLHHHL10gfedcbaD3LTBLLE字形输出输入十进制或功能D2D1D0HHHHHHHXXXXLXX灯测试LLLLLLLXXXXHLX熄灭LLLLLLLHHHHHHL15LLLLLLLLHHHHHL14熄灭熄灭熄灭熄灭熄灭灭灯熄灭*接上表第36页，共74页，2023年，2月20日，星期一试用74HC4511和必要的门电路构成24小时及分钟的译码电路，并将小时高位的零熄灭。110≥1第37页，共74页，2023年，2月20日，星期一7.4.3数据选择器1、数据选择器的定义与功能功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。（输入多，输出少）数据选择器：能实现数据选择功能的逻辑电路。相当于多个输入的单刀多掷开关，又称“多路开关”。第38页，共74页，2023年，2月20日，星期一4选1数据选择器4路数据输入端2位地址码输入端使能信号输入端，低电平有效1路数据输出端第39页，共74页，2023年，2月20日，星期一00D0D1D2D3011011工作原理及逻辑功能=10=00××

1YABEN地址使能输出输入功能表0 0 0 D00 0 1 D10 1 0 D20 1 1 D3第40页，共74页，2023年，2月20日，星期一1、集成电路数据选择器2个互补输出端8路数据输入端1个使能输入端3个地址输入端74LS151的逻辑图（1）74HC151（8选1）第41页，共74页，2023年，2月20日，星期一74HC151功能框图D7YYE74HC151D6D5D4D3D2D1D0S2S1S0第42页，共74页，2023年，2月20日，星期一输入输出使能选择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD7当E=0时，Y的表达式为:当E=1时，Y=0

。74HC151的功能表功能表第43页，共74页，2023年，2月20日，星期一

a.数据选择器的扩展:通道选择数据输出

数据输出

D00D01D07D10D11D17Y0Y1（2）74HC151的应用位的扩展--可用多片74151并联组成例如：用两片74151组成两位8选1的数选器第44页，共74页，2023年，2月20日，星期一D00~D07D10~D17第45页，共74页，2023年，2月20日，星期一例如：将8选1数选器扩展为16选1数选器数据输入端：16路（D0~D15）通道地址码：4位

（DCBA）DCBA=1000~1111Y=D8~D15DCBA=0000~0111Y=D0~D7通道选择

数据输出

D0D1D7D8D9D15Y字的扩展--第46页，共74页，2023年，2月20日，星期一16选1数据选择器的电路连接：第47页，共74页，2023年，2月20日，星期一b.组成逻辑函数产生器当E=0时：输出Y的表达式为:

控制Di，就可得到不同的逻辑函数。假如D0=D3=D5=

D7=0D1=D2=D4=

D6=1：同理

D0=D3=D5=

D7=1D1=D2=D4=

D6=0：D7YYE74LS151D6D5D4D3D2D1D0S2S1S0第48页，共74页，2023年，2月20日，星期一例1试用8选1数据选择器74LS151产生逻辑函数

D3=D5=D6=D7=1解：D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ100D0=D1=D2=D4=0第49页，共74页，2023年，2月20日，星期一001010011100101110111=D1=1=D2=0=D3=0=D4=1=D5=1=D6=0=D7=1c.实现并行数据到串行数据的转换并入串出000=D0=0第50页，共74页，2023年，2月20日，星期一7.4.4数值比较器输入输出ABFA>BFA<BFA=B00001010101010011001

一位比较器真值表1.一位比较器设A和B均为一位数

对两个数进行的最简单算术运算是比大小，结果不要求算出具体数值，只要求判断两数的关系是大于？小于？还是等于？能完成以上运算的电路称为数值比较器。

真值表

逻辑表达式

逻辑电路图1位数值比较器的逻辑图

一位数值比较器第51页，共74页，2023年，2月20日，星期一设两位二进制数为A1A0、B1B0

真值表

逻辑表达式001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1输出输入表4.4.14

高位与高位比（先），低位与低位比（后）。若高位（A1、B1）不等，则高位的比较结果即总结果。若高位相等，则低位的比较结果即总结果。FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)2、两位比较器第52页，共74页，2023年，2月20日，星期一FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)

逻辑电路图第53页，共74页，2023年，2月20日，星期一3、集成数值比较器

74HC8574HC85的引脚图

74HC85是四位数值比较器，比较原理与两位比较器的比较原理相同。

74HC85比较器不仅能输出两个4位数比较的结果，还能接受其它芯片比较输出的结果。74HC85的功能框图扩展端第54页，共74页，2023年，2月20日，星期一输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL表4.4.154位数值比较器74HC85功能表第55页，共74页，2023年，2月20日，星期一串联方式：用两片74HC85组成8位数值比较器高位片低

4位

高

4位输出在位数较多且要满足一定的速度要求时采取并联方式，它比串联扩展方式工作速度快。集成数值比较器的位数扩展输入:A0--

A7、B0--B7输出:FBA>FBA<FBA=低位片第56页，共74页，2023年，2月20日，星期一并联方式--采用两级比较法，构成十六位比较器B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出该并联方式只需2倍的延迟时间，而串联方式需4倍延迟时间第57页，共74页，2023年，2月20日，星期一7.4.5算术运算电路

算术运算是数字系统的基本功能，是计算机中不可缺少的组成单元，而加法器是算术运算电路的核心；加、减、乘、除四则运算，在电路中经常是分解、转化成加法进行的。

半加器

全加器

多位加法器的基础是一位加法器，一位加法器又分为：只考虑本位向高位的进位（只具有进位输出）既考虑本位向高位的进位，又考虑低位向本位的进位（同时具有进位输入和输出）。

第58页，共74页，2023年，2月20日，星期一（1）半加器（HalfAdder）

不考虑低位来的进位，只考虑两个加数Ai、Bi相加，其和为Si，向高位的进位为Ci。可列真值表如下：真值表逻辑表达式逻辑图1000C011110101000SBA

表4.4.16半加器的真值表图4.4.30（a）1.半加器和全加器第59页，共74页，2023年，2月20日，星期一（1）半加器（HalfAdder）

不考虑低位来的进位，只考虑两个加数Ai、Bi相加，其和为Si，向高位的进位为Ci。可列真值表如下：逻辑符号第60页，共74页，2023年，2月20日，星期一（2）全加器（FullAdder）

逻辑表达式1110111010011100101001110100110010100000CiSiBiAiCi-1表4.4.171110111010011100101001110100110010100000CiSiBiAiCi-1全加器真值表

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。真值表第61页，共74页，2023年，2月20日，星期一（2）全加器（FullAdder）

逻辑电路图HA1HA2该图表明：

1、用两个半加器和一个或门可以实现全加器：先求两个加数的半加和，再与低位的进位作第二次半加，所得结果即全加器的和。

2、两个半加器的进位作逻辑加，即全加器的进位。第62页，共74页，2023年，2月20日，星期一2.全加器（FullAdder）

逻辑符号第63页，共74页，2023年，2月20日，星期一2多位数加法器（1）串行进位加法器----用多个1位全加器组成完成两个多位数相加

低位的进位输出送至邻近高位的进位输入。属于并行相加，串行进位

缺点：运算速度慢。第64页，共74页，2023年，2月20日，星期一Ci=Gi＋PiCi-1

GiPi……产生变量

……传输变量

（2）超前进位加法器∶

若Gi=1，则Pi必为0，∴Ci=Gi=1（半加器向高位产生进位），∴Gi称为产生变量

若Pi=1，则Gi必为0，∴Ci=Ci-1（低位的进位能传送到高位的进位输出端），∴Pi称为传输变量可见，每位的进位只由AiBi决定，而与低位的进位无关，它们可以并行产生，所以称为“超前进位加法器”。提高运算速度的基本思想：设计一个进位信号产生电路，只要有加数和被加数时，就可同时获得该位的进位信号，而无需等待从最低位开始向高位逐位传送进位信号。第65页，共74页，2023年，2月20日，星期一进位信号的产生Ci=Gi＋PiCi-1

C0=G0+P0C-1

C1=G1+P1C0C2=G2+P2C1C3=G3+P3C2=G3+P3G2+P3

P2G1+P3P2P1G0

+P3P2P1P0C-1

=G1+P1G0+P1P0C-1=G2+P2G1+P2

P1G0+P2

P1P0C-1

=G1+P1

(G