ChMOS场效应管的特性

ChMOS场效应管的特性演示文稿现在是1页\一共有80页\编辑于星期日优选ChMOS场效应管的特性现在是2页\一共有80页\编辑于星期日36.1MOS场效应管

6.1.1MOS的基本结构两个PN结：1）N型漏极与P型衬底；2）N型源极与P型衬底。同双极型晶体管中的PN结一样，在结周围由于载流子的扩散、漂移达到动态平衡，而产生了耗尽层。一个电容器结构：栅极与栅极下面的区域形成一个电容器，是MOS管的核心。现在是3页\一共有80页\编辑于星期日4

器件制作在P型衬底上两个重掺杂N区形成源区和漏区重掺杂多晶硅区(Poly)作为栅极一层薄SiO2绝缘层作为栅极与衬底的隔离NMOS管的有效作用就发生在栅氧下的衬底表面——导电沟道(Channel)上。NMOS管的简化结构现在是4页\一共有80页\编辑于星期日5MOSFET的三个基本几何参数栅长: L栅宽: W氧化层厚度: tox现在是5页\一共有80页\编辑于星期日6MOSFET的三个基本几何参数Lmin、Wmin和tox

由工艺确定Lmin：MOS工艺的特征尺寸(featuresize)决定MOSFET的速度和功耗等众多特性L和W由设计者选定通常选取L=

Lmin，由此，设计者只需选取WW影响MOSFET的速度，决定电路驱动能力和功耗现在是6页\一共有80页\编辑于星期日7MOSFET的伏安特性:电容结构当栅极不加电压或加负电压时，栅极下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。当栅极上的正电压不断升高时，P型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为，

Q=CVge式中Vge是栅极有效控制电压。现在是7页\一共有80页\编辑于星期日8非饱和时，在漏源电压Vds作用下，这些电荷Q将在时间内通过沟道，因此有MOS的伏安特性

电荷在沟道中的渡越时间为载流子速度，Eds=Vds/L为漏到源方向电场强度，Vds为漏到源电压。为载流子迁移率：µn

=650cm2/(V.s)

电子迁移率(nMOS)µp

=240cm2/(V.s)

空穴迁移率(pMOS)现在是8页\一共有80页\编辑于星期日9MOSFET的伏安特性—方程推导非饱和情况下，通过MOS管漏源间的电流Ids为：='.0栅极-沟道间氧化层介电常数,'=4.5,0=0.88541851.10-11

C.V-1.m-1此式常用于人工估算电路性能。现在是9页\一共有80页\编辑于星期日10MOS的伏安特性—方程分析非饱和情况下，Vds固定时，Ids是Vgs的线性函数：现在是10页\一共有80页\编辑于星期日11MOS的伏安特性—方程分析当Vgs固定时，Ids(Vds)由线性项和平方项组成：现在是11页\一共有80页\编辑于星期日12当Vgs-VT=Vds时，满足:Ids达到最大值Idsmax，其值为Vgs-VT=Vds，意味着近漏端的栅极有效控制电压Vge=Vgs-VT-Vds=Vgs-Vds-VT=

Vgd-VT=0感应电荷为0，沟道夹断，电流不会再增大，因而，这个Idsmax就是饱和电流。MOS的伏安特性—漏极饱和电流现在是12页\一共有80页\编辑于星期日13MOSFET特性曲线在非饱和区 ，也称为线性工作区在饱和区(Ids

与Vds无关)。MOSFET是平方律器件！现在是13页\一共有80页\编辑于星期日146.1.2MOSFET电容的组成MOS电容是一个相当复杂的电容，有多层介质：首先，在栅极电极下面有一层SiO2介质。SiO2下面是P型衬底，衬底是比较厚的。最后，是一个衬底电极，它同衬底之间必须是欧姆接触。MOS电容还与外加电压有关。

现在是14页\一共有80页\编辑于星期日15

1.MOS电容特性

MOS电容的特性与栅极上所加的电压紧密相关，这是因为半导体的表面状态随栅极电压的变化可处于积累层、耗尽层、反型层三种状态。

1)积累层对P型衬底材料上的N型MOS器件，当Vgs<0时，栅极上的负电荷吸引衬底中的空穴趋向硅的表面，形成积累层。这时，MOS器件的结构就像平行平板电容器，栅极和高浓度空穴积累层分别是平板电容器的两个极板。现在是15页\一共有80页\编辑于星期日16由于积累层本身是和衬底相连的，所以栅电容可近似为式中:ε0——真空介电常数；

εox——SiO2的相对介电常数，其值是3.9；

tox——SiO2层的厚度;A——栅极的面积。现在是16页\一共有80页\编辑于星期日17

2)耗尽层

当0<Vgs<Vth

时，在正的栅电压Vgs的作用下，栅极上的正电荷排斥了Si中的空穴，在栅极下面的Si表面上，形成一个多数载流子空穴耗尽的负电荷区域，形成了一个耗尽层。耗尽区中没有可以自由活动的载流子，只有空穴被赶走后剩下的固定的负电荷。这些束缚电荷是分布在厚度为Xp的整个耗尽区内，而栅极上的正电荷则集中在栅极表面。这说明了MOS电容器可以看成两个电容器的串联。以SiO2为介质的电容器——Co以耗尽层为介质的电容器——Cdep

现在是17页\一共有80页\编辑于星期日18这样,在耗尽状态下，栅极对衬底的总电容相当于栅氧化层电容C0和耗尽层电容Ｃdep的串联，即现在是18页\一共有80页\编辑于星期日19耗尽层厚度耗尽层电容的计算方法同PN结的耗尽层电容的计算方法相同:利用泊松公式式中NA是P型衬底中的掺杂浓度，将上式积分得耗尽区上的电位差：从而得出束缚电荷层厚度εSi——硅的相对介电常数，其值是12。现在是19页\一共有80页\编辑于星期日20耗尽层电容这时，在耗尽层中束缚电荷的总量为，它是耗尽层两侧电位差的函数，因此，耗尽层电容为，是一个非线性电容，随电位差的增大而减小。现在是20页\一共有80页\编辑于星期日21

3)弱反型层

进一步增大栅极电压，使Vgs>Vth，排斥掉更多的空穴，吸引了更多的电子，使得Si表面电位下降，能级下降，达到低于P型衬底的费米能级。这时，Si表面的电子浓度超过了空穴的浓度，半导体呈N型，这就是反型层。不过，它只是一种弱反型层。因为这时电子的浓度还低于原来空穴的浓度。随着反型层的形成，来自栅极正电荷发出的电力线，已部分地落在这些电子上，耗尽层厚度的增加就减慢了，相应的MOS电容Cdep的减小也减慢了。现在是21页\一共有80页\编辑于星期日22

当Vgs增加，达到VT值，Si表面电位的下降，能级下降已达到P型衬底的费米能级与本征半导体能级差的二倍。它不仅抵消了空穴，成为本征半导体，而且在形成的反型层中，电子浓度已达到原先的空穴浓度这样的反型层就是强反型层。显然，耗尽层厚度不再增加，Cdep也不再减小。这样，

就达到最小值Cmin。最小的Cdep是由最大的耗尽层厚度Xpmax计算出来的。4)强反型层现在是22页\一共有80页\编辑于星期日23MOS电容—凹谷特性（续）

当Vgs继续增大，反型层中电子的浓度增加，来自栅极正电荷的电力线，部分落在这些电子上，落在耗尽层束缚电子上的电力线数目就有所减少。情况很复杂，但是，人们相信，耗尽层电容将增大，两个电容串联后，C将增加。当Vgs足够大时，反型层中的电子浓度已大到能起到屏蔽作用，全部的电力线落在电子上。这时，反型层中的电子将成为一种镜面反射，感应全部负电荷，于是，C=Co。电容曲线出现了凹谷形。必须指出，上述讨论未考虑到反型层中的电子是哪里来的。若该MOS电容是一个孤立的电容，这些电子只能依靠共价键的分解来提供，它是一个慢过程，ms级。现在是23页\一共有80页\编辑于星期日24MOS电容—测量若测量电容的方法是逐点测量法—一种慢进程，那么将测量到这种凹谷曲线。

现在是24页\一共有80页\编辑于星期日25MOS电容凹谷特性测量若测量电容采用高频方法，譬如，扫频方法，电压变化很快。共价键就来不及瓦解，反型层就无法及时形成，于是，电容曲线就回到Cox值。然而，在大部分场合，MOS电容与n+区接在一起，有大量的电子来源，反型层可以很快形成，故不论测量频率多高，电压变化多快，电容曲线都呈凹谷形。现在是25页\一共有80页\编辑于星期日266.1.3MOS电容MOS电容C仅仅是栅极对衬底的电容，不是外电路中可以观察的电容Cg，Cs

和Cd。MOS电容C对Cg，Cd有所贡献。在源极和衬底之间有结电容Csb，在漏极和衬底之间也有结电容Cdb。另外，源极耗尽区、漏极耗尽区都渗进到栅极下面的区域。又，栅极与漏极扩散区，栅极与源极扩散区都存在着某些交迭，故客观上存在着Cgs和Cgd。当然，引出线之间还有杂散电容，可以计入Cgs和Cgd。

MOS器件电容

(a)寄生电容示意图；(b)寄生电容电路符号示意图现在是26页\一共有80页\编辑于星期日图6.3MOS晶体管等效电路图现在是27页\一共有80页\编辑于星期日28Cg、Cd的值还与所加的电压有关:1）若Vgs<VT，沟道未建立，MOS管漏源沟道不通。

MOS电容C=Cox，但C对Cd无贡献。

Cg=Cgs+CoxCd=Cdb2）若Vgs>VT，沟道建立，MOS管导通。MOS电容是变化的，呈凹谷状，从Cox下降到最低点，又回到Cox。这时，MOS电容C对Cg，Cd都有贡献，它们的分配取决于MOS管的工作状态。MOS电容的计算现在是28页\一共有80页\编辑于星期日29MOS电容的计算若处于非饱和状态，则按1/3与2/3分配，即Cg=Cgs+2/3CCd=Cdb+1/3C那是因为在非饱和状态下，与栅极电荷成比例的沟道电流为由Vgs和Vds的系数可知栅极电压Vgs对栅极电荷的影响力，与漏极电压Vds对栅极电荷的影响力为2:1的关系，故贡献将分别为2/3与1/3。现在是29页\一共有80页\编辑于星期日30MOS电容的计算(续)若处于饱和状态，则表明沟道电荷已与Vds无关，沟道已夹断。那么，Cg=Cgs+2/3C，Cd=Cdb+0在饱和状态下，沟道长度受到Vds的调制，现在是30页\一共有80页\编辑于星期日31MOS电容的计算(续)当Vds增加时，L增大，Ids增加，那是因为载流子速度增加了，它与C的分配无关。然而，L的增大是由于漏极耗尽层宽度有所增加，增大了结电容。故，

Cg=Cgs+2/3CCd=Cdb+0+Cdb现在是31页\一共有80页\编辑于星期日32深亚微米CMOSIC工艺的寄生电容(数据)

Cap. N+Act. P+Act. Poly M1 M2 M3 UnitsArea(sub.) 526 937 83 25 10 8 fF/um2Area(poly) 54 18 11 fF/um2Area(M1) 46 17 fF/um2Area(M2) 49 fF/um2Area(N+act.) 3599 fF/um2Area(P+act.) 3415 fF/um2Fringe(sub.) 249 261 fF/um现在是32页\一共有80页\编辑于星期日33深亚微米CMOSIC工艺的寄生电容(图示)CrossviewofparasiticcapacitorofTSMC_0.35umCMOStechnology现在是33页\一共有80页\编辑于星期日346.2MOSFET的阈值电压VT阈值电压是MOS器件的一个重要参数。按MOS沟道随栅压正向和负向增加而形成或消失的机理，存在着两种类型的MOS器件：耗尽型(Depletion)：沟道在Vgs=0时已经存在。当Vgs“负”到一定程度时截止。一般情况，这类器件用作负载。增强型(Enhancement)：在正常情况下它是截止的，只有当Vgs“正”到一定程度，才会导通，故用作开关。现在是34页\一共有80页\编辑于星期日35VT的组成概念上讲,VT就是将栅极下面的Si表面从P型Si变为N型Si所必要的电压。

它由两个分量组成,即:

VT=Us+VoxUs:Si表面电位;

Vox:SiO2层上的

压降。图6.5现在是35页\一共有80页\编辑于星期日36Us的计算将栅极下面的Si表面从P/N型Si变为N/P型Si所必要的电压Us与衬底浓度Na有关。在半导体理论中，P型半导体的费米能级是靠近满带的，而N型半导体的费米能级则是靠近导带的。要想把P型变为N型，外加电压必须补偿这两个费米能级之差。所以有:图6.4现在是36页\一共有80页\编辑于星期日37Vox的计算Vox根据右图从金属到氧化物到Si衬底Xm处的电场分布曲线导出:现在是37页\一共有80页\编辑于星期日38VT的理想计算公式现在是38页\一共有80页\编辑于星期日396.3影响VT值的四大因素1. 材料的功函数之差当金属电极同Si晶片接触时，ms=m-s对于AlSi(p)接触，ms=(-0.7)(-1.5)eV2. SiO2层中可移动的正离子主要是Na+离子的影响,使阈值电压降低3. 氧化层中固定电荷固定正电荷QF使阈值电压降低4. 界面势阱

Si与其它材料界面上，硅晶格突然终止有电子被挂起，形成挂键,导致界面势阱。现在是39页\一共有80页\编辑于星期日40MOSFET的VT值的完整表达式

形成反型层所必要的电压

SiO2层上的电压降栅极材料与衬底材料之间的功函数之差

SiO2层中可移动的正离子效应氧化层中固定电荷的影响

界面势垒的影响现在是40页\一共有80页\编辑于星期日416.4MOSFET的体效应前面的推导都假设源极和衬底都接地，认为Vgs是加在栅极与衬底之间的。实际上，在许多场合，源极与衬底并不连接在一起。通常，衬底是接地的，但源极未必接地,源极不接地时对VT值的影响称为体效应(BodyEffect)。图6.12现在是41页\一共有80页\编辑于星期日42体效应:衬底不接地对VT0的影响假设NMOS器件的源极接地，衬底不接地，加了一个负偏压，Vbs0，漏极加电压Vds0将MOS器件的VT值分成两部分，VT=VT0+Vg式中VT0是基本阈值电压，Vg是四大因素影响之总和。衬底不接地对VT0的影响是Si中的耗尽层电荷Qd。本来，电荷值Qd等于现在是42页\一共有80页\编辑于星期日43体效应：衬底不接地对VT0的影响

对于Vbs0，Vds0后，栅极下面的Si中耗尽层所对应的电位是式中kx是变化的，近源端kx=0，近漏端kx=1，平均计算，kx=1/2。这样，则栅极下面Si表面源端、中部和漏端的耗尽层对应的电位为 源端 中部 漏端现在是43页\一共有80页\编辑于星期日44体效应:衬底不接地对VT0的影响(续)定义:VT的基本部分变为:

体效应还影响到界面势阱项

现在是44页\一共有80页\编辑于星期日456.5MOSFET的温度特性MOSFET的温度特性主要来源于沟道中载流子的迁移率µ和阈值电压VT随温度的变化。载流子的迁移率随温度变化的基本特征是：T

µ

由于所以，T

gm阈值电压VT的绝对值同样是随温度的升高而减小：T

VTVT(T)(24)mV/°CVT的变化与衬底的杂质浓度Ni和氧化层的厚度tox有关：(Ni

,tox)

VT(T)

现在是45页\一共有80页\编辑于星期日466.6

MOSFET尺寸按比例缩小(Scaling-down)现在是46页\一共有80页\编辑于星期日476.6.1MOSFET尺寸缩小对器件性能的影响MOSFET特性：非饱和区

饱和区现在是47页\一共有80页\编辑于星期日48结论1：L

Ids

tox

Ids

L+tox

Ids减小L和tox引起MOSFET的电流控制能力提高结论2：W

Ids

P

减小W引起MOSFET的电流控制能力和输出功率减小结论3：(

L+tox+W)Ids=C

AMOS同时减小L，tox和W，可保持Ids不变，但导致器件占用面积减小，电路集成度提高。总结论：缩小MOSFET尺寸是VLSI发展的总趋势！6.7.1MOSFET尺寸缩小对器件性能的影响现在是48页\一共有80页\编辑于星期日49减小L引起的问题：LVds=C

(Ech，Vdsmax)即在VdsVdsmax=VDD不变的情况下，减小L将导致击穿电压降低。解决方案：减小L的同时降低电源电压VDD。降低电源电压的关键：降低开启电压VT

6.7.1MOSFET尺寸缩小对器件性能的影响图6.14现在是49页\一共有80页\编辑于星期日50栅长、阈值电压、与电源电压L(m) 10 2 0.5 0.35 0.18VT(V)7-9 4 1 0.6 0.4VDD(V) 20 12 5 3.3 1.8现在是50页\一共有80页\编辑于星期日516.7.2VT的功能与降低VT的措施VT的功能：1)在栅极下面的Si区域中形成反型层；2)克服SiO2介质上的压降。降低VT的措施：1)降低衬底中的杂质浓度，采用高电阻率的衬底;2)减小SiO2介质的厚度tox。(两项措施都是工艺方面的问题)现在是51页\一共有80页\编辑于星期日526.7.3

MOSFET的跨导gm和输出电导gds根据MOSFET的跨导gm的定义为：MOSFETI-V特性求得：MOSFET的优值:L0现在是52页\一共有80页\编辑于星期日536.7.4MOSFET的动态特性和尺寸缩小的影响MOSFET电路等效于一个含有受控源Ids的RC网络。Ids： Ids(Vgs)R： Ids(Vds)，Rmetal，Rpoly-Si，RdiffC： Cgs，Cgd，Cds，Cgb，Csb，Cdb，Cmm，CmbCg=Cgs+Cgd+Cgb,关键电容值现在是53页\一共有80页\编辑于星期日54MOSFET的动态特性，亦即速度，取决于RC网络的充放电的快慢，进而取决于电流源Ids的驱动能力，跨导的大小，RC时间常数的大小，充放电的电压范围，即电源电压的高低。MOSFET的动态特性和尺寸缩小的影响现在是54页\一共有80页\编辑于星期日55MOSFET的速度可以用单级非门(反相器)的时延D来表征。Scaling-down(L,W,tox,VDD)对MOSFET速度的影响：(L，W，tox)Ids

D

基本不变,但是

VDD 结论：器件尺寸连同VDD同步缩小，器件的速度提高。MOSFET的动态特性和尺寸缩小的影响}现在是55页\一共有80页\编辑于星期日566.7.5MOSFET尺寸按比例缩小的三种方案1) 恒电场(constantelectricalfield)2)

恒电压(constantvoltage)3)

准恒电压(Quasi-constantvoltage)现在是56页\一共有80页\编辑于星期日57Scaling-down的三种方案(续)采用恒电场CE缩减方案,缩减因子为时,各电路指标变化。现在是57页\一共有80页\编辑于星期日58Scaling-down的三种方案(续)MOSFET特征尺寸按(>1)缩减的众多优点：电流密度增加2倍

VLSI,ULSI功耗降低2倍

器件时延降低倍器件速率提高倍线路上的延迟不变优值增加2倍

这就是为什么人们把MOS工艺的特征尺寸做得一小再小，使得MOS电路规模越来越大，MOS电路速率越来越高的重要原因。现在是58页\一共有80页\编辑于星期日596.8MOS器件的二阶效应随着MOS工艺向着亚微米、深亚微米的方向发展，采用简化的、只考虑一阶效应的MOS器件模型来进行电路模拟，已经不能满足精度要求。此时必须考虑二阶效应。二阶效应出于两种原因：1)当器件尺寸缩小时，电源电压还得保持为5V，于是，平均电场强度增加了，引起了许多二次效应。2)当管子尺寸很小时，这些小管子的边缘相互靠在一起，产生了非理想电场，也严重地影响了它们的特性。下面具体讨论二阶效应在各方面的表现。现在是59页\一共有80页\编辑于星期日606.8.1

L和W的变化在一阶理论的设计方法中，总认为L、W是同步缩减的，是可以严格控制的。事实并非如此，真正器件中的L、W并不是原先版图上所定义的L、W。原因之一在于制造误差，如右图所示；原因之二是L、W定义本身就不确切，不符合实际情况。图6.15现在是60页\一共有80页\编辑于星期日616.8.1

L和W的变化(续)通常，在IC中各晶体管之间是由场氧化区（fieldoxide）来隔离的。在版图中，凡是没有管子的地方，一般都是场区。场是由一层很厚的SiO2形成的。多晶硅或铝线在场氧化区上面穿过，会不会产生寄生MOS管呢？不会的。因为MOS管的开启电压为，

对于IC中的MOS管，SiO2层很薄，Cox较大，VT较小。对于场区，SiO2层很厚，Cox很小，电容上的压降很大，使得这个场区的寄生MOS管的开启电压远远大于电源电压，即VTF>>VDD。这里寄生的MOS管永远不会打开，不能形成MOS管。现在是61页\一共有80页\编辑于星期日62另外，人们又在氧化区的下面注入称为场注入区（fieldimplant）的P+区，如下图所示。这样，在氧化区下面衬底的Na值

较大，也提高了寄生MOS管的开启电压。同时，这个注入区也用来控制表面的漏电流。如果没有这个P+注入区，那么，两个MOS管的耗尽区很靠近，漏电增大。由于P+是联在衬底上的，处于最低电位，于是，反向结隔离性能良好，漏电流大大减小。

结论:所以，在实际情况中，需要一个很厚的氧化区和一个注入区，给工艺带来了新的问题。图6.16现在是62页\一共有80页\编辑于星期日63L和W的变化(续)

通常，先用有源区的mask，在场区外生成一个氮化硅的斑区。然后，再以这个斑区作为implantmask，注入P+区。最后，以这个斑区为掩膜生成氧化区。然而，在氧化过程中，氧气会从斑区的边沿处渗入，造成了氧化区具有鸟嘴形（birdbeak）。Birdbeak的形状和大小与氧化工艺中的参数有关，但是有一点是肯定的，器件尺寸，有源区的边沿更动了。器件的宽度不再是版图上所画的Wdrawn，而是W，W=Wdrawn2W式中W就是birdbeak侵入部分，其大小差不多等于氧化区厚度的数量级。当器件尺寸还不是很小时，这个W影响不大；当器件缩小后，这个W是可观的，它影响了开启电压。现在是63页\一共有80页\编辑于星期日64L和W的变化(续)另一方面，那个注入区也有影响。由于P+区是先做好的，后来在高温氧化时，这个P+区中的杂质也扩散了，侵入到管子区域，改变了衬底的浓度Na，影响了开启电压。同时，扩散电容也增大了，N+区与P+区的击穿电压降低。另外，栅极长度L不等于原先版图上所绘制的Ldrawn，也减小了，如图所示。Ldrawn是图上绘制的栅极长度。Lfinal是加工完后的实际栅极长度。Lfinal=Ldrawn2Lpoly图6.17现在是64页\一共有80页\编辑于星期日656.8.1

L和W的变化(续)尺寸缩小的原因是在蚀刻（etching）过程中，多晶硅（Ploy）被腐蚀掉了。另一方面，扩散区又延伸进去了，两边合起来延伸了2Ldiff，故沟道长度仅仅是，

L=Ldrawn2Lpoly2Ldiff这2Ldiff是重叠区，也增加了结电容。

Cgs=WLdiffCox

Cgd=WLdiffCox式中Cox是单位面积电容。现在是65页\一共有80页\编辑于星期日666.8.2迁移率的退化众所周知，MOS管的电流与迁移率成正比。在设计器件或者计算MOS管参数时，常常假定是常数。而实际上，并不是常数。从器件的外特性来看，至少有三个因素影响值，它们是：温度T，垂直电场Ev，水平电场Eh。1）特征迁移率0

0与制造工艺密切相关。它取决于表面电荷密度，衬底掺杂和晶片趋向。0还与温度T有关，温度升高时，0就降低。如果从25℃增加到100℃，0将下降一半。因而，在MOS管正常工作温度范围内，要考虑0是变化的。现在是66页\一共有80页\编辑于星期日67迁移率的退化（续）2）迁移率的退化与电场强度通常，电场强度E增加时，是减小的。然而，电场E有水平分量和垂直分量，因而将随Ev，Eh而退化。通常，可以表示为，

=0(T)fv(Vg,Vs,Vd)fh(Vg,Vs,Vd)其中，0(T)是温度的函数，0(T)=kTM于是，

在半导体Si内，M=1.5，这是Spice中所用的参数。但在反型层内（NMOS管），M=2，所以，一般认为，M值是处在1.52之间。0的典型值为，N沟道MOS管，0=600cm2/VS；P沟道MOS管，0=250cm2/VS。式中fv是垂直电场的退化函数；fh是水平电场的退化函数。现在是67页\一共有80页\编辑于星期日68迁移率的退化（续）通常，fv采用如下公式，

式中，Vc是临界电压，Vc=ctox，c是临界电场，c=2105V/cm。垂直值退化大约为25%50%。水平电场对的影响，比垂直电场大得多。因为水平电场将加速载流子运动。当载流子速度被加速到一个大的数值，水平速度会饱和。一般来讲，N型Si的0远大于P型Si的0。然而，这两种载流子的饱和速度是相同的。对于一个高性能器件来说，载流子是以最高速度，即饱和速度通过沟道的。这时，P沟道管子的性能与N沟道管子差不多相等。这并不是P型器件得到改进，而是N型器件有所退化。现在是68页\一共有80页\编辑于星期日69迁移率的退化（续）经过长期研究，已经确定，在电场不强时，N沟道的确实比P沟道的大得多，约2.5倍。但当电场增强时，这个差距就缩小，当电场强到一定程度，N管与P管达到同一饱和速度，得到同一个值。它与掺杂几乎无关。现在是69页\一共有80页\编辑于星期日706.8.3沟道长度调制简化的MOS原理中，认为饱和后，电流不再增加。事实上，饱和区中，当Vds增加时，Ids仍然增加的。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。故器件的有效沟道长度为，

L'=L式中是漏极区的耗尽区的宽度，如右图所示，且有

其中VdsVDsat是耗尽区上的电压。如果衬底掺杂高，那么这种调制效应就减小了。图6.18现在是70页\一共有80页\编辑于星期日716.8.4短沟道效应引起门限电压变化迄今，我们对MOS管的分析全是一维的。无论是垂直方向，还是水平方向，都是一维计算的。我们隐含地假定，所有的电场效应都是正交的。然而，这种假定在沟道区的边沿上是不成立的。因为沟道很短，很窄，边沿效应对器件特性有重大影响。（最重要的短沟道效应是VT的减小。）加在栅极上的正电压首先是用来赶走P型衬底中的多数载流子——空穴，使栅极下面的区域形成耗尽层，从而降低了Si表面的电位。当这个电位低到P型衬底的费米能级时，半导体出现中性。这时，电子浓度和空穴浓度相等。若再增加栅极电压，就形成反型层。现在是71页\一