组合逻辑电路的分析和设计

组合逻辑电路的分析和设计第1页，共110页，2023年，2月20日，星期二3组合逻辑电路学习要点：组合电路的分析方法和设计方法利用数据选择器和可编程逻辑器件进行逻辑设计的方法加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第2页，共110页，2023年，2月20日，星期二3组合逻辑电路3.1

组合逻辑电路的分析与设计方法3.2加法器3.3数值比较器3.4编码器3.5译码器3.6数据选择器3.7数据分配器退出第3页，共110页，2023年，2月20日，星期二3.1组合逻辑电路的分析与设计方法3.1.1组合逻辑电路的分析方法3.1.2组合逻辑电路的设计方法3.1.3组合逻辑电路中的竞争冒险退出第4页，共110页，2023年，2月20日，星期二组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）第5页，共110页，2023年，2月20日，星期二3.1.1组合逻辑电路的分析方法逻辑图逻辑表达式11最简与或表达式化简22从输入到输出逐级写出第6页，共110页，2023年，2月20日，星期二最简与或表达式3真值表34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4第7页，共110页，2023年，2月20日，星期二逻辑图逻辑表达式例：最简与或表达式第8页，共110页，2023年，2月20日，星期二真值表用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能第9页，共110页，2023年，2月20日，星期二真值表电路功能描述3.1.2组合逻辑电路的设计方法例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。1穷举法1第10页，共110页，2023年，2月20日，星期二2逻辑表达式或卡诺图最简与或表达式化简32已为最简与或表达式4逻辑变换5逻辑电路图用与非门实现用异或门实现第11页，共110页，2023年，2月20日，星期二真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1穷举法122逻辑表达式第12页，共110页，2023年，2月20日，星期二3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图3化简4111Y=AB+AC56第13页，共110页，2023年，2月20日，星期二3.1.3组合电路中的竞争冒险1、产生竞争冒险的原因

在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号第14页，共110页，2023年，2月20日，星期二2、消除竞争冒险的方法有圈相切，则有竞争冒险增加冗余项，消除竞争冒险第15页，共110页，2023年，2月20日，星期二本节小结①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。③组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。第16页，共110页，2023年，2月20日，星期二3.2加法器3.2.1半加器和全加器3.2.2加法器3.2.3加法器的应用退出第17页，共110页，2023年，2月20日，星期二1、半加器3.2.1半加器和全加器

能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位第18页，共110页，2023年，2月20日，星期二2、全加器

能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第19页，共110页，2023年，2月20日，星期二全加器的逻辑图和逻辑符号第20页，共110页，2023年，2月20日，星期二

用与门和或门实现第21页，共110页，2023年，2月20日，星期二

用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：第22页，共110页，2023年，2月20日，星期二第23页，共110页，2023年，2月20日，星期二实现多位二进制数相加的电路称为加法器。1、串行进位加法器3.2.2加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。第24页，共110页，2023年，2月20日，星期二2、并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式第25页，共110页，2023年，2月20日，星期二超前进位发生器第26页，共110页，2023年，2月20日，星期二加法器的级连集成二进制4位超前进位加法器第27页，共110页，2023年，2月20日，星期二3.2.3加法器的应用1、8421BCD码转换为余3码BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。第28页，共110页，2023年，2月20日，星期二3、二-十进制加法器修正条件第29页，共110页，2023年，2月20日，星期二本节小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。第30页，共110页，2023年，2月20日，星期二3.3数值比较器3.3.11位数值比较器3.3.24位数值比较器3.3.3数值比较器的位数扩展退出第31页，共110页，2023年，2月20日，星期二

用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。3.3.11位数值比较器设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。第32页，共110页，2023年，2月20日，星期二逻辑表达式逻辑图第33页，共110页，2023年，2月20日，星期二3.3.24位数值比较器第34页，共110页，2023年，2月20日，星期二真值表中的输入变量包括A3与B3、A2与B2、A1与B1

、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。第35页，共110页，2023年，2月20日，星期二逻辑图第36页，共110页，2023年，2月20日，星期二3.3.3比较器的级联集成数值比较器第37页，共110页，2023年，2月20日，星期二串联扩展TTL电路：最低4位的级联输入端A＇>B＇、

A＇<B＇和A＇=B＇必须预先分别预置为0、0、1。CMOS电路：各级的级联输入端A＇>B＇必须预先预置为0

，最低4位的级联输入端A＇<B＇和A＇=B＇必须预先预置为0、1。第38页，共110页，2023年，2月20日，星期二并联扩展第39页，共110页，2023年，2月20日，星期二本节小结在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。第40页，共110页，2023年，2月20日，星期二3.4编码器3.4.1二进制编码器3.4.2二-十进制编码器退出第41页，共110页，2023年，2月20日，星期二实现编码操作的电路称为编码器。3.4.1二进制编码器1、3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表第42页，共110页，2023年，2月20日，星期二逻辑表达式逻辑图第43页，共110页，2023年，2月20日，星期二2、3位二进制优先编码器

在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表第44页，共110页，2023年，2月20日，星期二逻辑表达式第45页，共110页，2023年，2月20日，星期二逻辑图8线-3线优先编码器

如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第46页，共110页，2023年，2月20日，星期二2、集成3位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX

＝0表示是编码输出；YEX

＝1表示不是编码输出。集成3位二进制优先编码器74LS148第47页，共110页，2023年，2月20日，星期二集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效第48页，共110页，2023年，2月20日，星期二集成3位二进制优先编码器74LS148的级联16线-4线优先编码器第49页，共110页，2023年，2月20日，星期二3.4.2二-十进制编码器1、8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表第50页，共110页，2023年，2月20日，星期二逻辑表达式逻辑图第51页，共110页，2023年，2月20日，星期二2、8421BCD码优先编码器真值表第52页，共110页，2023年，2月20日，星期二逻辑表达式第53页，共110页，2023年，2月20日，星期二逻辑图第54页，共110页，2023年，2月20日，星期二3、集成10线-4线优先编码器第55页，共110页，2023年，2月20日，星期二本节小结

用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。第56页，共110页，2023年，2月20日，星期二3.5译码器3.5.1二进制译码器3.5.2二-十进制译码器3.5.3显示译码器退出3.5.4译码器的应用第57页，共110页，2023年，2月20日，星期二

把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。3.5.1二进制译码器

设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。

二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。第58页，共110页，2023年，2月20日，星期二1、3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号第59页，共110页，2023年，2月20日，星期二逻辑表达式逻辑图电路特点：与门组成的阵列第60页，共110页，2023年，2月20日，星期二2、集成二进制译码器74LS138第61页，共110页，2023年，2月20日，星期二A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。第62页，共110页，2023年，2月20日，星期二真值表输入：自然二进制码输出：低电平有效第63页，共110页，2023年，2月20日，星期二3、74LS138的级联第64页，共110页，2023年，2月20日，星期二二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。3.5.2二-十进制译码器1、8421BCD码译码器

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第65页，共110页，2023年，2月20日，星期二真值表第66页，共110页，2023年，2月20日，星期二逻辑表达式逻辑图第67页，共110页，2023年，2月20日，星期二

将与门换成与非门，则输出为反变量，即为低电平有效。第68页，共110页，2023年，2月20日，星期二２、集成8421BCD码译码器74LS42第69页，共110页，2023年，2月20日，星期二3.5.3显示译码器1、数码显示器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。第70页，共110页，2023年，2月20日，星期二第71页，共110页，2023年，2月20日，星期二b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极第72页，共110页，2023年，2月20日，星期二2、显示译码器真值表仅适用于共阴极LED真值表第73页，共110页，2023年，2月20日，星期二a的卡诺图第74页，共110页，2023年，2月20日，星期二b的卡诺图c的卡诺图第75页，共110页，2023年，2月20日，星期二d的卡诺图e的卡诺图第76页，共110页，2023年，2月20日，星期二f的卡诺图g的卡诺图第77页，共110页，2023年，2月20日，星期二逻辑表达式第78页，共110页，2023年，2月20日，星期二逻辑图第79页，共110页，2023年，2月20日，星期二2、集成显示译码器74LS48引脚排列图第80页，共110页，2023年，2月20日，星期二功能表第81页，共110页，2023年，2月20日，星期二辅助端功能第82页，共110页，2023年，2月20日，星期二3.5.4译码器的应用1、用二进制译码器实现逻辑函数②画出用二进制译码器和与非门实现这些函数的接线图。①写出函数的标准与或表达式，并变换为与非-与非形式。第83页，共110页，2023年，2月20日，星期二2、用二进制译码器实现码制变换十进制码8421码第84页，共110页，2023年，2月20日，星期二十进制码余3码第85页，共110页，2023年，2月20日，星期二十进制码2421码第86页，共110页，2023年，2月20日，星期二3、数码显示电路的动态灭零第87页，共110页，2023年，2月20日，星期二本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。第88页，共110页，2023年，2月20日，星期二3.6数据选择器3.6.14选1数据选择器3.6.2集成数据选择器3.6.3用数据选择器实现组合逻辑函数退出第89页，共110页，2023年，2月20日，星期二3.6.14选1数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。第90页，共110页，2023年，2月20日，星期二逻辑图第91页，共110页，2023年，2月20日，星期二3.6.2集成数据选择器集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。第92页，共110页，2023年，2月20日，星期二集成8选1数据选择器74LS151第93页，共110页，2023年，2月20日，星期二74LS151的真值表第94页，共110页，2023年，2月20日，星期二数据选择器的扩展第95页，共110页，2023年，2月20日，星期二3.6.3用数据选择器实现逻辑函数基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。第96页，共110页，2023年，2月20日，星期二基本步骤确定数据选择器确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。第97页，共110页，2023年，2月20日，星期二求Di3（1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3第98页，共110页，2023年，2月20日，星期二画连线图44第99页，共110页，2023年，2月20日，星期二求Di的方法（2）真值表法C=1时L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0时L=1，故D1=C第100页，共110页，2023年，2月20日，星期二求Di的方法（3）图形法D0D1D3D2第101页，共110页，2023年，2月20日，星期二用数据选择器实现函数：例①选用8选1数据选择器74LS151②设A2=A、A1=B、A0=C③求DiD0=DD2