FPGACPLD硬件设计开发

FPGACPLD硬件设计开发第一页，共44页。原理图/HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载2、JTAG方式下载3、针对SRAM结构的配置4、OTP器件编程

功能仿真应用FPGA/CPLD的EDA开发流程:第二页，共44页。下载线及下载板电路用户板电路设计通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTPFPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。以Altera公司的CPLD及FPG为主说明编程与配置方法第三页，共44页。一、ByteBlaster并行下载方式在实际应用中，Altera公司的器件一般采用ByteBlaster并行下载方，因为这种下载方式既方便，速度又快。Altera的ByteBlaster并行下载电缆的一端为25芯接口，可以与计算机上的25芯并口相连，另一端为l0芯接口，与含有目标器件的电路板相连。JTAG接口第四页，共44页。JTAG(Joint

Test

Action

Group:联合测试行动小组)是一种国际标准测试协议IEEE

1149.1兼容。什么是JTAG？主要用于芯片内部测试仿真。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。JTAG用来对芯片进行测试，允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP（In-System

Programmable:在线编程），对CPLD、FLASH等器件进行编程。

第五页，共44页。早期的ByteblasterMV下载线最新的ByteblasterII下载线USBblaster下载线接口各引脚信号名称两种下载模式：(1)被动串行同步(PS)方式(2)JTAG方式第六页，共44页。ByteblasterII下载线第七页，共44页。ByteblasterII下载线第八页，共44页。ByteblasterMV下载线第九页，共44页。ByteblasterMV下载线第十页，共44页。

增强型配置器件—

串行配置器件

MAX9000A

MAX9000

MAX3000A

MAX7000S

MAX7000B

MAX7000A

MAXII

FLEX6000

FLEX8000

FLEX10KE

FLEX10KA

FLEX10K

APEX20KC

APEX20KE

APEX20K

APEXII

ACEX1K

Mercury

Cyclone

StratixMasterBlasterUSBBlasterByteBlasterII器件表2.ByteBlasterII,USBBlaster&MasterBlaster电缆兼容能力第十一页，共44页。二、CPLD的编程方案PC机JTAG编程端口CPLDPC机isp编程端口CPLD编程适配电路编程适配电路JTAG编程信号：TCK、TDO、TMS、TDICPLD内带有EEPROM，掉电后信息也不会丢失，只需将软件设计好的程序直接下载到芯片中就可以。第十二页，共44页。1.CPLD的JTAG方式编程CPLD编程下载连接图TCK、TDO、TMS、TDI为CPLD的JTAG口对CPLD编程第十三页，共44页。多CPLD芯片编程连接方式CPLD的多芯片编程第十四页，共44页。2．CPLD的isp方式编程ispLSI器件的编程采用E2CMOS元件来存储数据，编程时通过行地址和数据位对E2CMOS元件寻址。编程的寻址和移位操作由地址移位寄存器和数据移位寄存器完成。两种寄存器都按FlFO（先入先出）的方式工作。由于器件是插在目标系统中或线路板上进行编程，因此在系统编程的关键是编程时如何使芯片与外部脱离。第十五页，共44页。CPLDisp--IN-SYSTEM-PROGRAMMERBALELATTICE的isp下载方式

ISP接口第十六页，共44页。编程时连线器件编程时需要五根信号线用来传递编程信息：1）ispEN：编程使能信号。当=1时，器件为正常工作状态；当=0时，器件所有的I/0端被置成高阻状态，因而切断了芯片与外电路的联系。2）SDO：为数据输出线。3）SLCK：为串行时钟线。4）SDI：向串行移位寄存器提供编程数据和其它命令。5）MODE：为编程状态机的控制线，SDI与MODE一起为编程状态机的控制线。第十七页，共44页。ISP状态机共有三个状态：闲置态（IDLE）、移位态（SHIFT）和执行态（EXECUTE），三种状态转移图如下图所示。

第十八页，共44页。ISP功能提高设计和应用的灵活性减少对器件的触摸和损伤不计较器件的封装形式允许一般的存储样机制造方便支持生产和测试流程中的修改允许现场硬件升级迅速方便地提升功能未编程前先焊接安装系统内编程--ISP在系统现场重编程修改第十九页，共44页。FPGA的3种常用的标准下载配置模式1、PassiveSerialMode3、JTAGMode2、ActiveSerialMode

三、FPGA的配置方案FPGA是基于SRAM工艺的，掉电后信息全部丢失需加配置芯片来存储信息。第二十页，共44页。主动配置方式（AS）：由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程；被动方式(PS):是由外部计算机或控制器控制配置过程。FPGA在正常工作时，它的配置数据存储在SRAM中。由于SRAM的易失性，每次加电时，配置数据都必须重新下载。在实验系统中，通常采用外部计算机或控制器进行调试，因此可以使用被动配置方式。但是当数字系统设计完毕需要正式投入使用时，在应用现场不可能在FPGA每次加电后，用一台PC手动地进行配置。因此上电后，系统自动加载配置对于FPGA来说是必须的，这时FPGA将主动从外围专用存储芯片中获得配置数据。第二十一页，共44页。

FPGA配置JTAG配置端口FPGAPS配置端口PC机配置适配电路配置器件或配置电路AS配置端口专用FLASH配置器件第二十二页，共44页。使用PC并行口配置FPGAPS模式配置时序

第二十三页，共44页。多FPGA芯片配置电路第二十四页，共44页。FLEX、ACEX、APEX等系列

FPGA器件配置连线图

注意：1、不要忘了将多片配置控制信号nCE引脚接地！2、作为PS配置模式，不要忘了将配置模式控制信号脚MSEL1和

MSEL0都接地！FLEX、ACEX、APEX系列FPGA配置电路

FPGAPassiveSerialConfiguration被动串行配置模式10针标准配置/下载接口通过配置电路后与PC机的并行接口相接对FPGA配置方案1:PS端口直接配置第二十五页，共44页。FPGA使用EPC配置器件的配置时序

用专用配置器件配置FPGA第二十六页，共44页。FPGA的配置电路原理图OTP配置器件：EPC1441、EPC1、EPC1213等

方案2:PS端口OTP专用器件配置缺点：1、芯片价格高。2、只能一次编程。3、可配置的FPGA规模小，不能用于SOPC系统配置。4、无法用于实时多任务重配置第二十七页，共44页。用专用配置器件配置FPGAEPC2配置FPGA的电路原理图EPC2可以多次重复编程，且是isp方式编程外部上拉电阻1KX5第二十八页，共44页。DCLKnCSnINIT_CONFOEDATA

PC机FPGAEPC2配置芯片配置电路和JTAG编程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置

编程利用FLASH结构的EPC2为FPGA作配置方案3:PS端口E平方专用器件配置缺点：1、芯片价格高。2、可多次编程次数少。3、无法用于实时多任务重配置第二十九页，共44页。方案4:AS端口FLASH专用器件配置

PC机Cyclone系列FPGAEPCSX配置芯片ByteBlasterII配置电路配置

编程AS配置端口ByteBlaster(MV)配置电路ByteBlasterII配置电路POF硬件购建配置文件Nios工作软件Nios嵌入式系统缺点：1、只适合于Cyclone系列器件2、无法用于实时多任务重配置第三十页，共44页。FPGA普通单片机EPROM或串行E平方ROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案5:PS端口单片机软件方式配置单片机I/O端口单片机软件配置方案缺点：1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。2、配置速度慢，不能用于反应速度要求高的领域。3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。4、电路面积比较大5、实验模式不规范第三十一页，共44页。单片机产生配置时序、读取EPROM中的配置数据EPROM中放置多个不同功能的配置文件对FPGA进行配置第三十二页，共44页。使用单片机配置FPGA图2-54MCU用PPS模式配置FPGA电路第三十三页，共44页。单片机使用PPS模式配置时序第三十四页，共44页。用89C52进行配置第三十五页，共44页。各种规模的FPGAASIC/CPLD大容量EPROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案6:PS端口ASIC/CPLD硬件高速配置方案I/O端口缺点：1、电路面积比较大第三十六页，共44页。PC机选择JTAG下载模式GWAK30Z型适配板掉电配置选择PS下载模式掉电保护配置复位40MHz配置时钟源掉电保护配置器件配置文件ROM配置成功指示第三十七页，共44页。PC机FPGA应用电路系统CPU/CPLD大容量ROM/EPROM/FLASH芯片FPGA应用电路系统CPU/CPLDRAM方案1方案21、通用编程器2、通用仿真器3、虚拟仪表……FPGA的配置和重配置(