直接数字频率合成技术

直接数字频率合成技术第1页，共53页，2023年，2月20日，星期一

（一）原理

一个频谱纯净的单频信号可表示如下

这种单频信号的主要特性是，它的相位是时间的连续函数，即

相位函数对时间的导数是常数它就是信号的频率。（3-4）（3-1）（3-2）（3-3）第2页，共53页，2023年，2月20日，星期一

信号波形和相位函数如图3-6

所示。相位函数是一条直线，它的斜率就是信号的频率。图3-6单频信号的波形与相位函数第3页，共53页，2023年，2月20日，星期一

如果对（3-2）式进行采样，且采样周期为

Tc（采样频率为fc=1/Tc)，则可得到离散的波形序列：

u*(n)=sin(2πf0nTc)（n=0,１,２,３···)（3-5）相应的离散相位序列为

θ*(n)=2πf0nTc=n·Δθ

（n=0，１，２，３···)（3-6）式中Δθ=２π

f0Tc=2π

f0/fc（3-7）

是连续两次采样之间的相位增量。此离散波形序列和离散相位序列如图3-6中的黑点所示。若采样值在采样间隔内进行保持，则如图3-6中虚线所示。波形和相位都为阶梯波形。第4页，共53页，2023年，2月20日，星期一

根据采样定理，只要

f0/fc<1/２（3-8）从式（3-5)中的离散序列即可唯一地恢复出式（3-2）的模拟信号。保持的作用是使模拟信号的分量加大，且将采样形成的高次谐波分量大大地抑制，对模拟信号的恢复十分有利。因此,欲合成式（3-2）所表示的模拟信号，可首先生成与其相对应的阶梯信号，再经滤波器即可得到。从式（3-3）知，相位函数的斜率决定了信号的频率。从式（3-5）和（3-6）可见，决定相位函数斜率的则是两次连续采样之间的相位增量Δθ。因此，只要控制这个相位增量即可控制合成信号的频率。第5页，共53页，2023年，2月20日，星期一

现将整个周期的相位2π分割为M等份，则每一份为（3-9）即为可选择的最小相位增量，若每次的相位增量就取δ，此时相位增量的斜率最小，得到最低的频率输出

经滤波后得到合成信号为若每次的相位增量选择为δ的K倍，即可得到信号频率（3-10）（3-11）（3-12）第6页，共53页，2023年，2月20日，星期一

相应的模拟信号为（3-13）

式中，M和K都是正整数，根据采样定理，K的最大取值应小于M的二分之一。

K分别取值为1、2、3时的相位函数与波形如图3-7所示。综上所述，在采样频率一定的条件之下，可以通过控制两次连续采样之间的相位增量（不得大于π），来改变所得到离散波形序列的频率，经保持和滤波之后，可唯一地恢复出此频率的模拟信号。这就是直接数字频率合成的原理。第7页，共53页，2023年，2月20日，星期一图3-7不同相位增量时的波形第8页，共53页，2023年，2月20日，星期一

依据上述原理，为合成所需频率的模拟信号，必须解决以下一些技术问题：①需控制每次采样的相位增量，并输出模2π的累加相位。这可以用相位累加器来完成；

②将模2π的累加相位变换成相应的正弦函数值的幅度，这里幅度可先用代码表示，这可以用一只读存储器ROM来存储一个正弦函数表的幅值代码；

③用幅度代码变换成模拟电压，这可由数模变换器DAC来完成；

④相位累加器输出的累加相位在两次采样的间隔时间内是保持的，最终从DAC输出的电压是经保持的阶梯波。（二）组成第9页，共53页，2023年，2月20日，星期一

⑤阶梯波电压经低通滤波器之后才能获得所需的模拟电压输出。因此，直接数字频率合成器的基本组成应如图3-8所示。

图3-8DDS的组成第10页，共53页，2023年，2月20日，星期一

1.相位累加

相位累加可用一累加器来完成。用一N位字长的累加器，则M=2N，将一整周期的相位分割成最小增量为δ=2π/2N的M

个离散相位，它的代码为0至2N-1。累加器的基本结构如图3-9所示。它由M进制加法器和并行数据寄存器组成，在时钟fc

的作用下可对输入数据K进行累加。当K=1时，即相当于每次的相位增量为δ=2π/M

。一般情况下控制每次的相位增量为Kδ，累加器输出即为经累加后的累积相位（模2π)的代码，成为相位码，是一个离散的序列。第11页，共53页，2023年，2月20日，星期一

图3-9累加器的基本结构

图3-10是一个4位字长的累加器，加法器是四位二进制组成的十六进制，它的累加输出为第12页，共53页，2023年，2月20日，星期一图3-10十六进制累加器第13页，共53页，2023年，2月20日，星期一

式中C0、C1、C2、C3是二进制加法器1、2、3、4的进位位，四位寄存器的

D1D2D3D4=Σ4Σ3Σ2Σ1

输入数据K决定了每次累加的相位增量，在一定的时钟频率下，也就决定了合成信号频率f0=K

fc/24，故K

被称为频率控制字。设频率控制字K=A4A3A2A1=0001，则第一个时钟脉冲到来后，输出Q4Q3Q2Q1=0001；第二个时钟脉冲到来后，输出为0010；输出相位码按0000→0001→0010→0011→…→1101→1110→1111→0000，需16个时钟脉冲累加器才能满量，相位码完成一个周期循环。第14页，共53页，2023年，2月20日，星期一

若频率控制字

K=A4A3A2A1=0010，则在时钟脉冲作用下，累加器输出的相位码依次是0000→0010→0100→0110→…→1110→0000，只需8个时钟脉冲累加器输出相位码即可完成一次循环。可见频率控制字加大一倍，累加器的增长速率随之加大一倍，输出信号频率也就加大一倍。

2.相位与幅度的变换

累加器输出的相位码，需先经过一个相位码/幅度码变换装置之后，再经数/模变换生成阶梯波，最后通过低通滤波器才能得到所需的模拟电压。第15页，共53页，2023年，2月20日，星期一

显然，构成相位与幅度变换的电路应由只读存储器ROM数模转换器DAC和低通滤波器LPF三部分器件来共同完成，如图3-11所示。图3-11相位/幅度变换装置

假设DAC的输入幅度码是四位，则它的输出幅度与输入幅度码之间的关系是按线性变化的，如表3-1所示。第16页，共53页，2023年，2月20日，星期一表3-1二进制幅度码十进制幅度二进制幅度码十进制幅度00000.000010000.500000010.062510010.526500100.125010100.625000110.187510110.687501000.250011000.750001010.312511010.812501100.375011100.875001110.437511110.9375第17页，共53页，2023年，2月20日，星期一

四位相位码所对应的相位量，以及此相位量条件下按正弦函数计算所得的幅度值如表3-2所示。表3-2相位码相位正弦幅度相位码相位正弦幅度0000π/160.195100017π/16-0.19500013π/160.556100119π/16-0.55600105π/160.831101021π/16-0.83100117π/160.980101123π/16-0.98001009π/160.980110025π/16-0.980010111π/160.831110127π/16-0.831011013π/160.556111029π/16-0.556011115π/160.195111131π/16-0.195第18页，共53页，2023年，2月20日，星期一

须注意两点：

⑴.正弦波的幅度是有正负的，而数模转换的如表3-1以0～1为取值，故需加一位极性标记，在相位量等于π～2π时对DAC的输出作极性变换。为避免负电压输出，可输出1+sinθ；

⑵.表3-2的正弦幅度是对幅度为0～1的连续正弦信号的取值，可以是0～1之间的任意值，而

DAC

的输出是量化的值，在这里只有24=16种取值，可能存储的只是这些值中取一个最接近所要求的值，这就必定会出现所谓的量化误差。例如θ

=0～π

间可能的取如表3-3所示，误差是显而易见的，不难想象，DAC的位数越多，量化误差也就越小。第19页，共53页，2023年，2月20日，星期一表3-3相位码正弦波幅度幅度码量化的幅值量化误差00000.195100110.1875+0.007600010.555610010.5625-0.006900100.831511010.8125+0.019000110.980811110.9375+0.043301000.980811110.9375+0.043301010.831511010.8125+0.019000010.555610010.5625-0.006900000.195100110.1875+0.0076第20页，共53页，2023年，2月20日，星期一时序相位码相位θsinθ幅度码DAC输出≈sin极性标记输出1+sinθ00000π/16+0.195100110.18750+1.1875100013π/16+0.555610010.56250+1.5625200105π/16+0.831611010.81250+1.8125300117π/16+0.980811110.93750+1.9375401009π/16+0.980811110.93750+1.93755010111π/16+0.831611010.81250+1.81256011013π/16+0.555610010.56250+1.56257011115π/16+0.195100110.18750+1.1875表3-4第21页，共53页，2023年，2月20日，星期一8100017π/16-0.195100110.18751+0.81259100119π/16-0.555610010.56251+0.437510101021π/16-0.831611010.81251+0.187511101123π/16-0.980811110.93751+0.062512110025π/16-0.980811110.93751+0.062513110127π/16-0.831611010.81251+0.187514111029π/16-0.555610010.56251+0.437515111131π/16-0.195100110.81751+0.8125续表3-4第22页，共53页，2023年，2月20日，星期一

在相位码和幅度码都是四位的情况下，所得的

DAC

输出示于表3-4。表中DAC的输出再经极性标记位，当标记位为“1”时，将DAC

的输出求补，当标记位为“0”时，将DAC

输出加1，即可得到最后的输出。以上分析中认为在ROM

中存储了整周期的正弦函数表，实际中这是不需要的。由于正弦函数具有对称性，所以可以用0～π/2内的幅度值来表示0～2π内的幅度值，最高两位地址码用来表示象限。第23页，共53页，2023年，2月20日，星期一

“

00

”为第Ⅰ象限；“

01

”为第Ⅱ象限；“

10

”为第Ⅲ象限；“

11

”为第Ⅳ象限。相位码的第一位就是极性标记，“

0

”为正极性，“

1

”

为负极性。具体的象限和极性求补电路这里不再详述。实际应用中为了减小相位量化噪声，相位码的位数要多得多，相应的ROM存储容量很大，为减少所需的ROM存储容量有很多办法。为减少幅度量化噪声，DAC的位数实际上也要多得多。下面介绍0～π/2内的ROM压缩存储技术。第24页，共53页，2023年，2月20日，星期一

3.正弦查询表ROM

压缩存储技术

由前分析可看出，DDS

查询表ROM所存储的数据是每一个相位所对应的二进制数字正弦幅值，在每一个时钟周期内，相位累加器输出序列的高

P

位对其寻址，最后输出为该相位对应的二进制正弦幅值序列。可以看出，ROM的存储量为2P×S

比特。其中

P

为相位累加器的输出位数，S

为ROM

的输出位数。若P=12，S=8，可以算出ROM的容量为32768比特。在一块DDS芯片上集成这么大的ROM

会使成本提高、功耗增大、可靠性下降，所以有了许多的压缩

ROM

容量的方法。第25页，共53页，2023年，2月20日，星期一

⑴.

Sunderland

结构

Sunderland结构利用了三角函数近似的方法，如图3-12所示。它是将相位累加器输出的地址分为A、B、C三部分，再将地址为

Pbit的ROM换成两个地址位数为A+B和A+C的ROM，最后将两个ROM

的输出相加重建正弦函数。图3-12Sunderland结构示意图第26页，共53页，2023年，2月20日，星期一

设

¼

象限正弦函数的相位为Φ=α+β+γ，其中α、β、γ对应的字长位数分别为A，B，C，它们之间满足关系：

α<π/2,β<π/2(2-A),γ<(2-(A+B))

则可以推导出由于β、γ均很小，故上式可以近似为

这种方法的存储量压缩比为12：1。第27页，共53页，2023年，2月20日，星期一

改进型的Sunderland结构

它采用了另一种方式选择ROM存储的取样值。该技术仍采用粗调ROM和细调ROM的两个ROM存储结构，粗调ROM产生相位分辨率的基本取样，然后在这些基本取样直接应用细调ROM通过内插的形式提供精细的相位分辨率，而且A，B，C的值由计算机折中考虑压缩ROM容量和改善杂散性能两个因素，通过优化来决定。第28页，共53页，2023年，2月20日，星期一

⑵.sinθ–θ法

sinθ–θ法是将查询表ROM中存储的函数由正弦函数变为

可以算得f(Φ)的最大值约为0.21，故

上述算法可以比存储正弦函数幅度的字长节省2bits。不过，这种方法需要增加一个加法器执行重构函数运算：

所以上述算法的优点是用增加系统复杂性换来的。第29页，共53页，2023年，2月20日，星期一

⑶.泰勒级数近似法

这种方法将相位值Φ分为两部分α和Φ–α，在Φ=α处展开正弦函数为泰勒级数：图3-13给出了泰勒级数中躯前三项近似时的机构示意图图3-13泰勒级数近似法第30页，共53页，2023年，2月20日，星期一

著名的频率合成芯片制造商QUALCOMM公司的DDS芯片内就采用了泰勒级数近似的ROM结构。除此之外，的压缩存储结构及算法还有很多种，例如Nicholas结构、Cordic算法、双三角近似等等，这里就不一一加以介绍了。第31页，共53页，2023年，2月20日，星期一

（三）DDS的性能

DDS的频率合成原理及实现技术与传统的直接合成DS和锁相合成完全不同，在性能上也很独特。

1.相对带宽当频率控制字K=1时，最低输出频率为（3-14）式中M=2N，当累加器字长

N很大时，最低输出频率达Hz、mHz

量级都是不困难的，可认为DDS的最低合成频率接近于零频。

DDS的最高输出频率受限于时钟频率fc和采样定理，即（3-15）在实际应用中，考虑到输出滤波器的非理想特性，一般采用（3-16）第32页，共53页，2023年，2月20日，星期一这样，DDS的相对带宽为这是一个极大的数字，是传统频率合成技术所无可比拟的。

2.频率分辩率

DDS的最小频率步进量就是它的最低输出频率，即

也可以采用十进制的相位累加器，那么M=10N。可见只要累加器有足够的字长，实现非常精密的分辨率也没有多大的困难，正像全面介绍的一样，可达Hz、mHz、甚至μHz

的频率步进量。是传统频率合成技术所无可达到的。第33页，共53页，2023年，2月20日，星期一3.频率转换时间

DDS的频率转换时间近似认为是即时的，这是因为它的相位序列在时间上是离散的。在频率控制字K

改变以后，要经一个时钟周期之后才能按新的相位增量累加，所以可以说它的频率转换时间就是频率控制字的传输时间，即一个时钟周期Tc=1/fc。目前，集成DDS产品的频率转换时间可达10ns的量级。这是常用锁相频率合成所无法达到的。

4.频率转换时的相位连续性

当频率控制字从K1变为K2之后，它是在已有的累加相位nK1δ之上，再每次累加K2δ，相位函数的曲线是连续的，只是在改变频率瞬间其斜率发生了突变，因而保持了输出信号相位的连续性。这一点对利用相位信息的那些系统很重要。第34页，共53页，2023年，2月20日，星期一

相位连续可避免信息的丢失，相位不连续回导致频谱的扩散，不利于频谱资源的有效利用。

5.可输出正交信号

有些应用场合要用到正交信号输出，即同时输出

s1(t)=sin(2πf0t)和s2(t)=cos(2πf0t)

在DDS中，只要分别在两个ROM中存储sinθ和cosθ两个函数表，即可同时输出正交信号，实现框图如

3-14

所示。图3-14可输出正交信号的DDS框图第35页，共53页，2023年，2月20日，星期一

6.可输出任意波形

在图3-9中ROM存储好了正弦波和余弦波，就可以输出正交信号，以此类推，若在ROM中存储其它所需的波形函数表，DDS即可输出相应的周期性的波形，因此，更新ROM中的数据，使DDS输出方波、三角波、锯齿波等等。

7.调制性能

由于DDS是全数字的，用频率控制字K可直接调整输出信号的频率与相位，所以很易于在DDS上实现数字调频和调相，很多DDS产品都具有数字调制功能。

8.噪声与杂散

因为DDS是数字技术，先构成离散信号，再变换成模拟信号输出，因而噪声与杂散的存在是必然的。这是我们要特别关注的。第36页，共53页，2023年，2月20日，星期一

DDS的不足之处主要有两点：一是杂散分量丰富，这些杂散分量主要是由相位舍位、幅度量化和DAC的非理想特性引起；二是输出频带受限，

DDS的最高输出频率一般限制在

0.4fc以下，但随着高速ECL和器件GaAs的出现，频带限制已明显改善。

9．DDS与PLL的比较

DDS和PLL是两种频率合成技术，其频率合成的方式是不同的。DDS是一种全数字开环系统，而PLL是一种模拟闭环系统。由于合成的方式不同，因而都具有其特有的优点和不足，从设计DDS和PLL需考虑因素的比较就可以看出这两种频率合成技术的差异。第37页，共53页，2023年，2月20日，星期一

在PLL中，频率分辨率是不会很高的，其分辨率的高低还与其他的性能指标有关。而DDS的分辨率只取决于相位累加器长度N

和时钟频率fc，可以做到mHz;

从建立时间方面来看，DDS是非常小的，可达ns级，而PLL由于闭环的原因建立时间较长，一般在ms级;

在输出带宽上，DDS与fc有关，输出频率fo≤fc/

2，而PLL一般fo>fc。DDS输出可认为是低通信号，而PLL输出可认为是带通信号。频率覆盖范围是这两种技术都要考虑的问题;第38页，共53页，2023年，2月20日，星期一

在频率纯度上，DDS由于fo≤fc/2，相对于参考频率源其相位噪声以20lg（fo/fc）改善，因此只考虑杂散信号的影响；而PLL要考虑相位噪声和杂散信号的影响，这两种影响谱纯度的因素与PLL的环路参数有关。复杂度、功耗和成本是这两种技术都必须考虑的问题。

DDS和PLL这两种频率合成方式不同，各有其独有的特点，不能相互代替，但可以相互补充。将这两种技术相结合，可以达到单一技术难以达到的结果。第39页，共53页，2023年，2月20日，星期一

例

DDS/DS混合方案

用DDS在较低的频段上合成fDmin～

fDmax，再与一个较高的频率fL在混频器中作上变频，得到较高频段上的输出。

f0=(fL+fDmin)～(fL+fDmax)

混合方案如图3-17所示。DDSfDfLBPFf0图3-17DDS/DS混合方案

第40页，共53页，2023年，2月20日，星期一

在这里要注意的是，混频器输出的和频与差频的频率间隔是2fD，为使后置带通滤波器BPF能在通过fL+fD分量的同时能有效地抑制fL-fD分量，混频比fL/fD不能过大。例如，图3-13的DDS/DS混合频率合成器，DDS的带宽是10MHz，即fD=7～17MHz，要求合成输出f0=187～227MHz，若采用一次上变频，混频比就过大，图中采用了两次上变频，第一次混频比在3.5～10之间，第二次混频比在0.9～1.37之间，这样才有利于滤除镜像频率。第41页，共53页，2023年，2月20日，星期一DDS60MHz70MHz120MHz140MHz67～77MHz77～87MHz187～227MHz187～227MHzBPFBPFBPFfDf0图3-13DDS/DS

频率合成器实例第42页，共53页，2023年，2月20日，星期一

例

由激励组合方案实现的频率合成器的方框图如图3-18所示。若输出频率fc的频率范围是50－65MHz，频率间隔为25kHz，锁相环固定分频比NP=5，DDS的时钟频率为fc=50MHz，相位累加器的位数N=32，则

①试求DDS的频率分辨率；②试求DDS的输出频率fDr和频率控制字K的范围。图3-18DDS激励PLL的频率合成器组成框图频率控制字KDDSPDLFVCO÷NPfcfDrf0第43页，共53页，2023年，2月20日，星期一

题意分析：由题图显见,DDS的输出fDr是PLL的参考频率,而PLL是一个倍频锁相环,且兼有信号过滤、放大、波形转换等功能。根据倍频锁相环的工作原理，当PLL锁定时有f0=

NP

fDr

，变换形式后则有fDr=f0/NP

。具有非常高的频率分辨率是DDS合成法最主要的优点之一,从对DDS的分析知,当时钟频率fc

确定后,DDS输出的频率分辨力由相位累加器的位数确定,题中选择了32位相位累加器。所以DDS的频率分辨力为Δf=fc/232；根据DDS的原理：fDr=kfc/232

计算K的公式为K=

fDr×232

/

fc

。第44页，共53页，2023年，2月20日，星期一

解：①已知fc=50MHz

，N=32，2N=4.29×109将其代入DDS频率分辨力的公式，可得

Δf=fc/232=0.212Hz

②PLL锁定时有fDr=f0/NP=10～13MHz

③因为fDr=kfc/232

，所以k=

fDr×232

/

fc

代入数据可得

所以，K的取值范围是86×107～112×107

第45页，共53页，2023年，2月20日，星期一

应用该方案要注意两个问题。其一是当倍频值N变化时，输出分辨率也随之变化，若要保持输出的频率步进保持不变，就必须在改变

N的同时相应调整DDS的输出步进量，实际应用中可能有些麻烦。二是在倍频过程中，DDS输出的相位噪声、寄生调频和调相都将倍增，使最终输出的噪声和杂散性能变坏，在设计频谱纯度要求很高的频率合成器时，这一点要特别注意，需经过严格的计算。第46页，共53页，2023年，2月20日，星期一

讨论：

①DDS与PLL各有其独有的特点，DDS具有频率分辨力高、频率转换时间快、输出相位连续等优点，但同时DDS又有输出杂散大，输出带宽受限的特点；相反地，PLL频率合成器具有相位噪声低、输出频带宽的优点，但PLL的频率分辨力与频率转换时间二者间的矛盾较为突出。将DDS和PLL相结合，发挥了它们各自的长处而又弥补了对方的不足，将两者结合达到了某一技术难以达到的结果。

②当PLL是固定倍频环时，锁相环输出把DDS输出的频段增加了NP倍。参考频率可以做到以极小的阶跃（0.012Hz）改变，所以合成器仍能得到极高的频率分辨力