数字逻辑与数字系统之时序逻辑电路

数字逻辑与数字系统之时序逻辑电路1第1页，共92页，2023年，2月20日，星期五第五章时序逻辑电路§5.1概述§5.2寄存器

§5.4计数器的设计

§5.5计数器的应用举例

§5.3计数器的分析2第2页，共92页，2023年，2月20日，星期五

时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。时序逻辑电路的特点

在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。组合逻辑电路存储功能............XQYD§5.1概述3第3页，共92页，2023年，2月20日，星期五xix1y1yi组合电路逻辑组合逻辑电路存储电路yiy1x1xid1diqiq1时序逻辑电路的结构框图组合逻辑电路的结构框图外部输入外部输出F-F控制输入F-F状态输出4第4页，共92页，2023年，2月20日，星期五X——外部输入Y——外部输出D——触发器的控制输入Q——触发器的状态输出时序电路的结构：1）由组合电路和存储电路（触发器）构成。2）触发器的状态与电路的输入信号共同决定了电路的输出。5第5页，共92页，2023年，2月20日，星期五从电路结构上看组合电路不含存储信息的触发器等元件。时序电路定含有存储信息的元件—触发器。从功能描述上看

组合电路 时序电路1.输出方程Y=F(X) 1.输出方程Y=F1(X,Qn)2.真值表 2.驱动方程D= F2(X,Qn) 3.状态方程Qn+1=F3(D,Qn) 4.状态转换图6第6页，共92页，2023年，2月20日，星期五§5.2时序逻辑电路的一般分析方法一、分析时序逻辑电路的一般步骤

1．由逻辑图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。

2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。

3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。

4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。7第7页，共92页，2023年，2月20日，星期五解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：

（2）写出驱动方程：二、同步时序逻辑电路的分析举例例5.2.1：试分析图5.2.2所示的时序逻辑电路。8第8页，共92页，2023年，2月20日，星期五（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：输出方程简化为：由此作出状态表及状态图。1Q0Q000110/0/0/15.2.3X=0时的状态图（4）作状态转换表及状态图

①当X=0时：触发器的次态方程简化为：9第9页，共92页，2023年，2月20日，星期五由此作出状态表及状态图。将X=0与X=1的状态图合并起来得完整的状态图。1QQ0001001/1/0/05.2.4X=1时的状态图①当X=1时：触发器的次态方程简化为：输出方程简化为：1Q0Q000110/0/0/15.2.3X=0时的状态图10第10页，共92页，2023年，2月20日，星期五（5）画时序波形图。根据状态表或状态图，

可画出在CP脉冲作用下电路的时序图。11第11页，共92页，2023年，2月20日，星期五（6）逻辑功能分析：当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态（最小数）时，输出Z=1。该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00循环变化，并每当转换为10状态（最大数）时，输出Z=1。所以该电路是一个可控的3进制计数器。0001100/00/00/11/11/01/0图5.2.5例5.2.1完整的状态图12第12页，共92页，2023年，2月20日，星期五三、异步时序逻辑电路的分析举例例5.2.2：试分析图5.2.7所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。①时钟方程：CP0=CP

（时钟脉冲源的上升沿触发。）CP1=Q0

（当FF0的Q0由0→1时，Q1才可能改变状态。）13第13页，共92页，2023年，2月20日，星期五（3）作状态转换表。（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（CP由0→1时此式有效）

（Q0由0→1时此式有效）

②输出方程：③各触发器的驱动方程：14第14页，共92页，2023年，2月20日，星期五（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。（4）作状态转换图、时序图。15第15页，共92页，2023年，2月20日，星期五§5.2寄存器和移位寄存器5.2.1寄存器寄存器寄存器的定义

—能够暂存数据的部件。

寄存器的功能

—接收、存放、传送数据。

寄存器的组成

—触发器及门电路。说明：对寄存器中的触发器只要求它具有置1、置0的功能即可，因而无论用何种类型的触发器都可组成触发器。16第16页，共92页，2023年，2月20日，星期五寄存器的种类1）并行输入寄存器

输入数据可同时送入寄存器内。

2）串行输入寄存器

亦称“移位寄存器”，数据串行输入，有左移、右移、双向移位。

17第17页，共92页，2023年，2月20日，星期五Q3Q2Q1Q0&&&&QQDQQDQQDQQDA0A1A2A3CLR取数脉冲接收脉冲(CP)A0--A3：待存数据Q0--Q3：输出数据

工作过程：接收脉冲到达后，将待存数据送至各D触发器，取数脉冲加入后将所存数据送出。四位数码寄存器18第18页，共92页，2023年，2月20日，星期五5.2.2移位寄存器

所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)19第19页，共92页，2023年，2月20日，星期五

根据移位数据的输入－输出方式，又可将它分为串行输入－串行输出、串行输入－并行输出、并行输入－串行输出和并行输入－并行输出四种电路结构：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出20第20页，共92页，2023年，2月20日，星期五用波形图表示如下：输入D

＝1011Q3Q2Q1Q0CP00010010101011011110011121第21页，共92页，2023年，2月20日，星期五22第22页，共92页，2023年，2月20日，星期五3.74LS194—四位双向移位寄存器1）框图控制方式选择Q0Q1Q3Q2D0D1D3D2DIRDILCPS1S074LS194右移送数端左移送数端异步清零并行数据输入并行数据输出移位时钟23第23页，共92页，2023年，2月20日，星期五2）工作方式控制S1 S0

RD CP

工作方式0 0 1 保持0 1 1 ↑ 右移（

DIL=）1 0 1↑ 左移（

DIR=）1 1 1↑ 并行加载0异步清零24第24页，共92页，2023年，2月20日，星期五3）功能 这是一种功能较齐全的移位寄存器，具有清零、左移、右移、并行加载、保持五种功能。25第25页，共92页，2023年，2月20日，星期五4）用74194实现左移、右移及并行加载。CPQ0Q1Q3Q2D0D1D3D2DIRS1S074LS194DIL数据011右移串出26第26页，共92页，2023年，2月20日，星期五CPQ0Q1Q3Q2D0D1D3D2DIRS1S074LS194DIL数据101左移串出27第27页，共92页，2023年，2月20日，星期五CPQ0Q1Q3Q2D0D1D3D2DIRS1S074LS194DIL111并行加载（4位并行数据输入）28第28页，共92页，2023年，2月20日，星期五Q0Q1Q3Q2D0D1D3D2DIRS1S074LS194DIL•11CP1000用74194构成环型计数器：有2N-N种无效状态，无自启动能力。1000010000010010Q0Q1Q2Q3

启动29第29页，共92页，2023年，2月20日，星期五Q0Q1Q3Q2D0D1D3D2DIRS1S074LS194DIL•11CP0111Q0Q1Q3Q2D0D1D3D2DIRS1S074LS194DIL111111••预置单脉冲•例：用74194构成广告流水灯电路。30第30页，共92页，2023年，2月20日，星期五例3.M=7Q0Q1Q3Q2D0D1D3D2DIRS1S074LS194DIL01CP&Q0Q1Q2Q3

0000100000010011110011100111111131第31页，共92页，2023年，2月20日，星期五计数器的功能和分类1.计数器的功能

记忆输入脉冲的个数。用于定时、分频、产生节拍脉冲及进行数字运算等等。2.计数器的分类同步计数器和异步计数器。加法计数器、减法计数器和可逆计数器。有时也用计数器的计数循环规律(或称模数)来区分各种不同的计数器，如二进制计数器、十进制计数器、二－十进制计数器等等。§5.4计数器32第32页，共92页，2023年，2月20日，星期五5.4.1异步计数器工作原理：4个JK触发器都接成T’触发器。

每当Q2由1变0，FF3向相反的状态翻转一次。

每来一个CP的下降沿时，FF0向相反的状态翻转一次；

每当Q0由1变0，FF1向相反的状态翻转一次；

每当Q1由1变0，FF2向相反的状态翻转一次；一、二进制计数器1．二进制异步计数器（1）二进制异步加法计数器（4位）33第33页，共92页，2023年，2月20日，星期五由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。用“观察法”作出该电路的时序波形图和状态图。34第34页，共92页，2023年，2月20日，星期五工作原理：D触发器也都接成T’触发器。由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。它也同样具有分频作用。（2）二进制异步减法计数器用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。35第35页，共92页，2023年，2月20日，星期五二进制异步减法计数器的时序波形图和状态图。在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。36第36页，共92页，2023年，2月20日，星期五由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路：因为是“同步”方式，所以将所有触发器的CP端连在一起，接计数脉冲。

然后分析状态图，选择适当的JK信号。2．二进制同步计数器（1）二进制同步加法计数器37第37页，共92页，2023年，2月20日，星期五分析状态图可见：FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选J1=K1=Q0

。FF2：当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以选J2=K2=Q0Q1FF3：当Q0Q1Q2=1时，来一个CP，向相反的状态翻转一次。所以选J3=K3=Q0Q1Q238第38页，共92页，2023年，2月20日，星期五将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成4位二进制同步可逆计数器，各触发器的驱动方程为：就构成了4位二进制同步减法计数器。（3）二进制同步可逆计数器（2）二进制同步减法计数器分析4位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为：39第39页，共92页，2023年，2月20日，星期五作出二进制同步可逆计数器的逻辑图：当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的端相连，作减法计数。实现了可逆计数器的功能。当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数。40第40页，共92页，2023年，2月20日，星期五当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器。二、非二进制计数器N进制计数器又称模N计数器。41第41页，共92页，2023年，2月20日，星期五1．8421BCD码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：42第42页，共92页，2023年，2月20日，星期五（2）转换成次然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：

先写出JK触发器的特性方程43第43页，共92页，2023年，2月20日，星期五设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表如表5.3.5所示。（3）作状态转换表。44第44页，共92页，2023年，2月20日，星期五（4）作状态图及时序图。45第45页，共92页，2023年，2月20日，星期五

由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。（5）检查电路能否自启动用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。46第46页，共92页，2023年，2月20日，星期五CP2=Q1

（当FF1的Q1由1→0时，Q2才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1）写出各逻辑方程式。

①时钟方程：

CP0=CP

（时钟脉冲源的下降沿触发。）CP1=Q0

（当FF0的Q0由1→0时，Q1才可能改变状态。)CP3=Q0

（当FF0的Q0由1→0时，Q3才可能改变状态)2．8421BCD码异步十进制加法计数器47第47页，共92页，2023年，2月20日，星期五②各触发器的驱动方程：48第48页，共92页，2023年，2月20日，星期五（2）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（CP由1→0时此式有效）（Q0由1→0时此式有效）

（Q1由1→0时此式有效）

（Q0由1→0时此式有效）49第49页，共92页，2023年，2月20日，星期五设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。（3）作状态转换表。50第50页，共92页，2023年，2月20日，星期五二-五-十进制异步计数器1.框图M=5M=2Q0Q1Q2Q3Q0Q1Q2Q3D0D1D2D3中规模集成计数器51第51页，共92页，2023年，2月20日，星期五CP0CP1Q0Q1Q2Q3D0D1D2D354LS196

—M=2计数器的计数脉冲

—M=5计数器的计数脉冲Q0~Q3—计数器的输出D0~

D3—计数器的数据输入

—异步清零输入端

—异步清零输入端52第52页，共92页，2023年，2月20日，星期五应用举例1）M=2计数器CP0CP1Q0Q1Q2Q3D0D1D2D354LS196CP输出53第53页，共92页，2023年，2月20日，星期五2）M=5计数器CP输出CP0CP1Q0Q1Q2Q3D0D1D2D354LS19654第54页，共92页，2023年，2月20日，星期五3）M=10计数器CP•最低位最高位CP0CP1Q0Q1Q2Q3D0D1D2D354LS19655第55页，共92页，2023年，2月20日，星期五例.M=100CP0CP1Q0Q1Q2Q3D0D1D2D354LS196(个位)CP•CP0CP1Q0Q1Q2Q3D0D1D2D354LS196(十位)••权：12481020408056第56页，共92页，2023年，2月20日，星期五57第57页，共92页，2023年，2月20日，星期五58第58页，共92页，2023年，2月20日，星期五59第59页，共92页，2023年，2月20日，星期五5.4.3N进制计数器1.由触发器构成的N进制计数器例：设计8421BCD码同步十进制加法计数器确定触发器的级数和类型列状态转换表和状态转换条件表求驱动方程画出逻辑图校验60第60页，共92页，2023年，2月20日，星期五1.确定触发器的级数和类型

一般采用JK触发器或D触发器，因为集成产品中只提供这两个品种。由于JK触发器的逻辑功能最齐全，设计结果往往比较简单，所以经常用JK触发器，在大规模集成电路中则经常采用D触发器。61第61页，共92页，2023年，2月20日，星期五2.列状态转换表和状态转换条件表62第62页，共92页，2023年，2月20日，星期五3.求驱动方程63第63页，共92页，2023年，2月20日，星期五4.画出逻辑图5.校验64第64页，共92页，2023年，2月20日，星期五65第65页，共92页，2023年，2月20日，星期五66第66页，共92页，2023年，2月20日，星期五2.移位寄存器型N进制计数器1.环型计数器（M=N）D1Q1D2Q2D3Q3•••D0Q0CPQ0Q1Q2Q3

1000010000010010主循环67第67页，共92页，2023年，2月20日，星期五110001101001001111011110101101111010000001011111无效循环68第68页，共92页，2023年，2月20日，星期五123CP41234Q0Q1Q2Q369第69页，共92页，2023年，2月20日，星期五自启动逻辑电路的设计（1）将正常时序和多余状态排列成表（2）根据要求写出各状态反馈的反馈函数的真值。70第70页，共92页，2023年，2月20日，星期五（3）做反馈函数的卡诺图，求出反馈函数（4）断开原来的反馈线，按求出的反馈逻辑重新设置反馈电路。71第71页，共92页，2023年，2月20日，星期五自启动环型计数器的状态转换图72第72页，共92页，2023年，2月20日，星期五2.扭环型计数器D1Q1D2Q2D3Q3•••D0Q0CPQ0Q1Q2Q3

00001000000100111100111001111111有效循环此为循环码73第73页，共92页，2023年，2月20日，星期五00101001010110110100101001101101无效循环有2N-2N种无效状态，无自启动能力。74第74页，共92页，2023年，2月20日，星期五自启动逻辑电路的设计（1）根据真值表填卡诺图。找出异常时序进入正常时序的突破口。75第75页，共92页，2023年，2月20日，星期五标有r的方格应按原来的“1”看，两个有s的方格视为“1”可使反馈函数最简。则有：76第76页，共92页，2023年，2月20日，星期五77第77页，共92页，2023年，2月20日，星期五3.用集成计数器芯片构成的N进制计数器集成计数器品种很多，最常用的有：2/10进制可预制同步加法计数器（异步清除），如74LS160、74HC160等。2/16进制可预制同步加法计数器（异步清除），如74LS161、74HC161等。2/10进制可预制同步加法计数器（同步清除），如74LS162、74HC162等。2/16进制可预制同步加法计数器（同步清除），如74LS163、74HC163等。78第78页，共92页，2023年，2月20日，星期五2/10进制可预制同步可逆计数器（加减控制），如74LS190、74HC190等。2/16进制可预制同步可逆计数器（加减控制），如74LS191、74HC191等。2/5分频异步加法计数器，如74LS90、74LS290等。79第79页，共92页，2023年，2月20日，星期五2/10和2/16进制可预制同步加法计数器74LS160/161功能表80第80页，共92页，2023年，2月20日，星期五81第81页，共92页，2023年，2月20日，星期五82第82页，共92页，2023年，2月20日，星期五计数器的扩展83第83页，共92页，2023年，2月20日，星期五例：用集成计数器74160和与非门组成的6进制计数器。组成任意进制计数器（1）异步清零法异步清零法适用于具有异步清零端的集成计数器。84第84页，共92页，2023年，2月20日，星期五（2）同步清零法同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器74163和与非门组成的6进制计数器。85第85页，共92页，2023年，2月20日，星期五（3）异步预置数法异步预置数法适用于具有异步预置端的集成计数器。例：用集成计数器74191和与非门组成的余3码10进制计数器。86第86页，共92页，2023年，2月20日，星期五（4）同步预置数法同步预置数法适用于具有同步预置端的集成计数器。例：用集成计数器74160和与非门组成的7进制计数器。87第87页，共