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数电大作业1

——计数器

一、试验目的

1.学习使用VerilogHDL语言，并学会使用进行QuartusⅡ软件编程和仿真；

2.把握数字电路的设计方法，熟悉设计过程及其步骤；3.培养学生的动手能力，能学以致用，为今后从事电子线路设计打下良好基础；

4.稳定加深对数电知识的理解，在仿真调试过程中，能结合原理来分析试验现象；

二、试验内容

1.设计内容及要求

1)利用VerilogHDL设计一个以自己学号后三位为模的计数器；2)编写源程序；

3)给出仿真电路图和仿真波形图；

2.需求分析：

由于本人的学号为7112130501，后3位为501，为便于观测，选取中间三位为进制来编写加法计数器，以保证与他人的区别性，即编一个以213为模的加法计数器。若采用同步清零的方法，则计数为0~212，化为二进制数即为000000000计到011010100。

1

3.编写源代码：

modulecount_213(out,data,load,reset,clk);output[8:0]out;input[8:0]data;inputload,reset,clk;reg[8:0]out;

always@(posedgeclk)//clk上升沿触发begin

if(!reset)out=9'h000;//同步清零，低电平有效elseif(load)out=data;//同步预置

elseif(out>=212)out=9'h000;//计数最大值为212，超过清零elseout=out+1;//计数

endendmodule

程序说明：

该计数器为一个9位计数器，计数范围0~212，具有同步同步置数和同步清零功能。时钟的上升沿有效，当clk信号的上升沿到来时，假使清零信号为0，则清零；若不为0，计数器进行计数，计至212处同步清零。4.画出仿真电路图：

图1为同步置数、同步清零加法计数器的仿真电路图

2

loadout[7]~reg0PREDQout~[17..9]SELDATAADATABOUT09'h000--out~[26..18]SELDATAADATABOUT0out[8]~reg0PREDQclkENACLRMUX21ENAMUX21CLRout[8..0]out[6]~reg0PREDQ9'h001--ENACLRADDERA[8..0]B[8..0]Add0+out[5]~reg0PREDQENACLRout[4]~reg0PREDQE

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