红外感应的控制系统设计VHDL正文该

/红外感应自动门的限制系统设计前言红外感应自动门是最近几年才发展起来的现代化自动门，它不但继承了一般限制门的特点外还具有灵敏度高，开门快速、噪声小等优点。红外感应门在现今社会各界已广泛运用并取得了较好的评价。现代人生活水平越来越高，审美观点也比以前提高了,因此现代人对建筑房屋也特殊审美。自动门在蓬勃发呈现代建筑业内，始终是处于主导的角色，这对自动门企业公司是个好时机，同时也推动了自动门市场的规范和技术革新。在我国红外感应自动门起比较迟，现在大多数是靠单片机限制的，它的功能一般，但性价比较高，为了完成更多难度的功能最近出现了用FPGA限制的红外感应自动门。日前,日本Tanaka公司开发出一种智能自动门，它能够精确推断进出者的体型并依据不同人的不同体型特征确定门须要开启多大。当人们须要穿过这扇门的时候，构成门扇的水平条便依据人的头、肩、身躯、脚、手及随身携带的箱包等参数再加上5至15厘米的盈余活动空间精确打开。当然，进出这扇门的人假如是乘坐轮椅或者是带着宠物猫的话也不会遇到任何困难。这道智能门能够识别出经常进入者的身份并阻挡其他人随意进入，大大增加了办公场所或家庭的平安。1红外感应自动门限制系统分析现如今红外感应自动门已不在是原始的开关门那么简洁了，以前许多都只有自动的开关门功能，而现在可以做到有人进入时有语音“欢迎光临”，出门时有语音“感谢光临”等问候语，还可以在屏幕显示相关信息，高级的还有密码爱惜、金属检测等平安检测功能1.1设计任务分析任务：完成红外感应自动门功能，运用FPGA做一个能自动感应人开关门，并有发出声音和显示的功能。要求：A、当人靠近门时感应到人，很快反应打开门。B、当进入时，开门、发出声音欢迎进入。C、当人出门时，开门、发出欢送的声音。D、有人进或出门时，门打开后8秒后自动关门。E、在LED上显示出不同的状态以示有人进或出本次设计为在节约成本的基础上完成较齐全的功能，大多功能都在主芯片中完成，只通过外围设备显示出效果，因此没有许多外围电路。在主芯片中完成红外信号感应的限制，电机的限制，LED显示的限制，蜂鸣器的限制等功能。1.2系统结构设计本次设计方案接受模块累加的方法组成主要顶层电路，其包括红外感应模块、LED显示模块、语音模块、电机模块和主芯片组成。连接如图1.2-1所示：图1.2-1硬件连接图1.3实现过程红外感应门限制功能的过程示意图如图1.3-1示：图1.3-1过程示意图硬件部分2.1红外感应部分2.1.12.1.1它主要利用在自然界，任何高于确定温度（-273度）时物体都将产生红外光谱，不同温度的物体，其释放的红外能量的波长是不一样的。全称是被动式热释电红外探测器。在被动红外探测器中有两个关键性的元件。一个是热释电红外传感器(PIR)，它能将波长为8一12um之间的红外信号变更转变为电信号，并能对自然界中的白光信号具有抑制作用，因此在被动红外探测器的警戒区内，当无人体移动时，热释电红外感应器感应到的只是背景温度，当人体进人警戒区，通过菲涅尔透镜，热释电红外感应器感应到的是人体温度和背景温度的差异信号，因此，红外探测器的红外探测的基本概念就是感应移动物体和背景物体的温度的差异。另外一个器件就是菲涅尔透镜，菲涅尔透镜有两种形式，即折射式和反射式。菲涅尔透镜作用有两个:一是聚焦作用，即将热释的红外信号折射（反射）在PIR上，其次个作用是将警戒区内分为若干个明区和暗区，使进入警戒区的移动物体能以温度变更的形式在PIR上产生变更热释红外信号，这样PIR就能产生变更的电信号。人体都有恒定的体温，一般在37度，所以会发出特定波长10微米左右的红外线，被动式红外探头就是靠探测人体放射的10微米左右的红外线而进行工作的。人体放射的10微米左右的红外线通过菲泥尔滤光片增加后聚集到红外感应源上。红外感应源通常接受热释电元件，这种元件在接收到人体红外辐射温度发生变更时就会失去电荷平衡，向外释放电荷，后续电路经检测处理后就能产生报警信号。2.1.1主动红外放射机通常接受红外发光二极管作为光源，用晶体管或集成电路干脆驱动，接受脉冲振荡电路作为驱动电源，经过脉冲调制电路，产生确定占空比的脉冲调制波，加在红外发光管两端放射出去，这样既降低了电源的功耗，又增加了主动红外入侵探测器的抗干扰实力。同时为了进一步降低误报率，防止入侵者刻意、有备而来的反防入侵手段，近来又运用了先进数字变频的技术，即放射机和接收机的红外脉冲频率经过数字调制后是可变的，接收机只认定所选好的频率，而对于其它频率则不予处理，可以有效防止入侵者有目的放射某种频率的红外光入侵防区，而失去防范实力。主动红外探测器由红外放射器和红外接收器组成。红外放射器放射一束或多数经过调制过的红外光线投向红外接收器。放射器和接收器之间没有遮挡物时，探测器不会报警。有物体遮挡时，接收器输出信号发生变更，探测器报警。2.1.2自动门红外感应本次设计接受主动式的红外感应，无人靠近时检测信号正常，有人进入感应范围时红外线被中断检测器发出中断信号驱动相应模块完成功能。实现过程如图2.1.2图2.12.2FPGA部分2.2.1FPGA的工作原理1985年，美国Xilinx公司推出了现场可编程门阵列（FPGA，FieldProgrammableGateArray）它是当今专用集成电路（ASIC）中集成度最高的一种[1]。用户可对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户的逻辑，因而也被用于对CPU的模拟。用户对FPGA的编程数据一般存放在Flash芯片中，当上电位时加载到FPGA中，对其进行初始化。还可以通过在线对其编程，实现在线系统重构，通过这一特性可以很快构建一个实时定制的CPU。FPGA的编程资源主要有三类：可编程逻辑功能块、可编程I/O块和可编程互连。可编程逻辑功能块它们通常排列成一个阵列，散布于整个芯片，是实现用户功能的基本单元；可编程I/O块常围围着阵列排列于芯片四周，用以完成芯片上逻辑和外部封装脚的接口功能；可编程内部互连它们将各个可编程逻辑块或I/O块连接起来，在可编程逻辑块的内部以互连线的结构和接受的可编程元件实现可编程连接的开关，。2.2.2EP2C5系列器件（芯片） 自独创世界上第一个可编程逻辑器件起先，Altera公司秉承了创新的传统，是世界上“可编程芯片系统”（SOPC）解决方案的提倡者。而且Altera公司在世界上PLD市场占有率很高。Altera的主流FPGA分为3大类：低端FPGA，侧重成本应用，容量中等，性能可满足一般要求，如Cyclone系列等；中端FPGA包括ArriaGX系列等；高端FPGA，侧重于高性能应用容量大，性能好，如Startix系列等。为节约成本本次设计选用CycloneⅡ系列EP2C5Q208C8[2]。作为其次代Cyclone系列，和第一代相比，它的成本更低，容量更大，特性更丰富。它接受1.2V、90nm、低K值绝缘工艺，裸片尺寸被尽可能的最小化。I/O端口设置见表2.表-1I/O端口设置器件逻辑单元RAM块总比特数18*18乘法器PLLIO口数差分通道EP2C546082611980813215858FPGA的管脚图2.2.2-1主要包括：用户I/O（UserI/O）、配置管脚、电源、时钟及特殊应用管脚等。其中有些管脚可有多种用途，所以在设计FPGA电路之前，须要细致的阅读相应FPGA的芯片手册图2.2.2.2.2I/Onum（LVDSnumn）：可用作输入或输出，或者双向口，同时可作为LVDS差分对的负端。其中num表示管脚序号。2.2MSEL[1..0]：用于选择配置模式。FPGA有多种配置模式，比如主动、被动、快速、正常、串行、并行等，可以此管脚进行选择。

DATA0：FPGA的串行数据输入引脚，连接至配置器件的串行数据输出管脚。

DCLK：FPGA的串行时钟输出引脚，为配置器件供应串行时钟信号。

nCSO（I/O）：FPGA的片选信号输出引脚，连接至配置器件的nCS管脚。

ASDO（I/O）：FPGA的串行数据输出引脚，连接至配置器件的ASDI管脚。

nCEO：FPGA下载链器件使能输出引脚。在一条下载链（Chain）中，当第一个器件配置完成后，此信号将使能下一个器件起先进行配置。下载链的最终一个器件的nCEO应悬空。nCE：下载链器件使能输入，连接至上一个器件的nCEO。下载链第一个器件的nCE接地。

nCONFIG：用户模式配置起始信号。

nSTATUS：配置状态信号。

CONF_DONE：配置结束信号。2.VCCINT：内核电压。通常和FPGA芯片所接受的工艺有关，例如130nm工艺为1.5V，90nm工艺为1.2V。VCCIO：端口电压。一般为3.3V，还可以支持选择多种电压，如5V、1.8V、1.5V等。

VREF：参考电压。

GND：信号地。2.VCC_PLL：锁相环管脚电压，干脆连VCCIO。

VCCA_PLL：锁相环模拟电压，一般通过滤波器接到VCCINT上。

GNDA_PLL：锁相环模拟地。

GNDD_PLL：锁相环数字地。

CLKnum(LVDSCLKnump)：锁相环时钟输入。支持LVDS时钟输入，p接正端，num表示PLL序号。

CLKnum(LVDSCLKnumn)：锁相环时钟输入。支持LVDS时钟输入，n接负端，num表示PLL序号。

PLLnum_OUTp(I/O)：锁相环时钟输出。支持LVDS时钟输入，p接正端，num表示PLL序号。

PLLnum_OUTn(I/O)：锁相环时钟输出。支持LVDS时钟输入，n接负端，num表示PLL序号。2.2.VCCPD：用于选择驱动电压。

VCCSEL：用于限制配置管脚和锁相环相关的输入缓冲电压。

PORSEL：上电复位选项。

NIOPULLUP：用于限制配置时所运用的用户I/O的内部上拉电阻是否工作。

TEMPDIODEn/p：用于关联温度敏感二极管。VHDL语言简介VHDL(Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage)是一种描述、模拟、综合、优化和布线的标准硬件描述语言[3]诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格和句法是特殊类似于一般的计算机高级语言。一个完整的VHDL语言程序通常包含实体（Entity）、构造体（Architecture）、配置（Configuration）、程序包（Package）和库（Library）5个部分组成。VHDL的程序结构特点是将一项工程，或设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不行视部分），涉及实体的内部功能和算法完成部分。当完成一个设计实体定义了外部界面后，若其内部开发完成后，其他的设计就可以干脆调用这个实体。这种概念是将设计实体分成内外部分两部分，这是VHDL语言系统设计的基本特点。QuartusII简介QuartusII是Altera公司的第四代综合性PLD开发软件平台，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种语言设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD(FPGA)设计流程。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台和Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增加了FastFit编译选项，推动了网络编辑性能，而且提升了调试实力。QuartusII不仅可以在XP、Linux上运用还可以在Unix上运用，除了可以运用Tcl脚本完成设计流程外，还供应了完善的用户图形界面设计方式，具有运行速度快、界面统一、功能集中、易学易用等特点。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，运用户可以充分利用成熟的模块，简化了设计的困难性、加快了设计速度。对第三方EDA工具的良好支持也运用户可以在设计流程的各个阶段运用熟悉的第三方EDA工具。此外，QuartusII通过和DSPBuilder工具和Matlab/Simulink相结合，可以便利地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。MaxplusII作为Altera的上一代PLD设计软件，由于其精彩的易用性而得到了广泛的应用。目前Altera已经停止了对MaxplusII的更新支持，QuartusII和之相比不仅仅是支持器件类型的丰富和图形界面的变更。Altera的QuartusII软件中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计帮助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的运用方法。图2.2.4-1中所示的第一行是QuartusII编译界面，显示有QuartusII自动设计的各主要处理环节，包括设计编辑输入、设计分析和综合、适配、编程（装配）、时序参数分析以及编程下载等步骤。在图其次行的流程框图，是和上行的QuartusII流程设计图2.2.3直流电机图2.3-1直流电机由直流电动机和发电机工作原理，直流电机[5]的结构应由定子和转子两大部分组成。直流电机运行时静止不动的部分称为定子，定子的主要作用是产生磁场，由机座、主磁极、换向极、端盖、轴承和电刷装置等组成。运行时转动的部分称为转子，其主要作用是产生电磁转矩和感应电动势，是直流电机进行能量转换的枢纽，所以通常又称为电枢，由转轴、电枢铁心、电枢绕组、换向器和风扇等组成。本设计主要应用在红外和FPGA方面，在此直流电机只提及一下不做详细说明介绍。直流电机应用电路如图2.3-1所示。3软件部分3.1设计过程A、在F新建文件夹名为zhukong作为工程文件夹如图3.1-1所示：图3.1-1zhukong文件夹B、打开QuartusII5.0(32-Bit)软件，点击菜单栏中的file—newprojectwizard…新建一个工程项目，如图3.1-2所示：图3.1-2新建工程C、在打开的新建工程项目中选择F盘中的zhukong作为目标文件夹，并输入工程项目名和文件名，如图3.1-3所示：图3.1-3输入文件（工程）名D、依次点击next，选择相应文件和为系统选择目标芯片，最终点击finish完成工程项目的创建，然后再新建VHDL文本文件（file—new—VHDLfile—ok）在文本文件中输入主限制程序后，保存（留意名称和工程名一样）。源程序文件如下：主限制程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYZHUKONGISPORT(CLK:INSTD_LOGIC;--时钟信号RST:INSTD_LOGIC;--复位信号HW_XINHAO:INSTD_LOGIC_VECTOR(2DOWNTO0);--两种信号输入（正常、中断进和出） S_XINHAO:OUTSTD_LOGIC_VECTOR(2downto0);--显示信号输出（常态、进人态、出人态） S1_XINHAO:OUTSTD_LOGIC_VECTOR(2DOWNTO0);--电机限制输出（断电状态、正传和反转） S2_XINHAO:OUTSTD_LOGIC_VECTOR(2DOWNTO0));--蜂鸣器输出（断电状态、欢迎和再见）END;ARCHITECTUREONEOFZHUKONGISBEGINPROCESSBEGIN IFRST='1'THENS_XINHAO<="011";S1_XINHAO<="011";S2_XINHAO<="011";--复位时态 Endif; IFHW_XINGAO="011"THENS_XINGAO<="011";S1_XINHAO<="011";S2_XINHAO<="011";--非复位时态1 Endif;IFHW_XINGAO="101"THENS_XINGAO<="101";S1_XINHAO<="101";S2_XINHAO<="101";--非复位时态2 Endif;IFHW_XINGAO="110"THENS_XINGAO<="110";S1_XINHAO<="110";S2_XINHAO<="110";--非复位时态3 ENDIF;ENDPROCESS;END;E、再点击编译源文件，完成文件的编译，并查找错误及修改，最终完成编译通过。如图3.1-4所示：图3.1-4编译适配源（程序）文件下图3.1-5是文件编译的进度过程图3.1-5编译适配过程F、将电机限制模块程序、语音产生模块程序、LED显示模块程序进行模块创建，如图3.1-6所示：图3.1-6打包（模块创建）过程如出现下图3.1-7所示小窗口界面，表示，模块创建成功，点击确定。图3.1-7打包结果图G、创建仿真文件并实现模块的仿真（方法按：file--new—vectorwaveformfile—添加输入和输出节点，保存再点击），本次仿真是基于数模科技公司的MAGIC3200开发套件，仿真如图3.1-8示：图3.1-8仿真图（示例）H、顶层文件的设计，新建好项目后，再新建原理图，调入底层设计文件，并连接好线，并保存。I、为顶层设计文件选择芯片，锁定引脚（留意是和试验箱上开发为准）再编译顶层文件。J、锁定引脚图3.1-9如下示：图3.1-9引脚设定K、最终，连接试验板，点击下载按钮下载程序，界面如下图3.1-10示：图3.1-10下载程序界面选择USB下载方式如下图3.1-11示：图3.1-11选择USB下载方式完成下载设备的设置后，点击Start按钮起先下载程序如下图，当达到100%时候完成下载。如图3.1-12示：图3.1-12下载完成图3.2模块源程序关闭当前工程项目，再新建另外一个工程项目模块，如上面过程，最终完成电机限制模块程序、语音产生模块程序、LED显示模块程序的设计，源程序如下.电机限制程序[6]LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDIANJIISPORT(CLK:INSTD_LOGIC; RST:INSTD_LOGIC;S1_XINHAO:INSTD_LOGIC_VECTOR(2DOWNTO0); KG_OUT:OUTSTD_LOGIC_VECTOR(1DOWNTO0);--开门和关门 DJ_OUT:OUTSTD_LOGIC_VECTOR(2DOWNTO0));END;ARCHITECTUREONEOFDIANJIIS SIGNALM:STD_LOGIC;--分频计数器 SIGNALYANSHI:STD_LOGIC;--延时计数器BEGINPROCESS(CLK)--分频 VARIABLEJS_CLK:INTEGERRANGE0TO2E6-1;--时钟计数BEGIN IFCLK'EVENTANDCLK='1'THEN IFJS_CLK<2E6-1THENJS_CLK:=JS_CLK+1; ELSEJS_CLK:=0;M<=NOTM; ENDIF; ENDIF;ENDPROCESS;PROCESS(M)--延时 VARIABLEJS:INTEGERRANGE0TO8;--秒（分频）计数BEGIN IFM'EVENTANDM='1'THEN IFJS<8THENJS:=JS+1; ELSEJS:=0;YANSHI<='1'; ENDIF; ENDIF;ENDPROCESS;PROCESS(S1_XINHAO)BEGIN CASES1_XINHAOIS WHEN"011"=>DJ_OUT<="011";--状态1（断电） WHEN"101"=>DJ_OUT<="101";--状态2（进门感应） WHEN"110"=>DJ_OUT<="110";--状态3（出门感应） WHENOUTHERS=>NULL; ENDCASE;ENDPROCESS;PROCESS(RST,KG,YANSHI)--门控BEGIN IFRST='1'THENDJ_OUT<="011";--复位时电机状态（断电） ELSEIFS1_XINHAO="101";KG="10"THEN IFYANSHI='1'THENKG="01";--进门感应器有中断时,门开（KG="10"）延时8秒（YANSHI='1'）后,门自动关（KG="01"） ENDIF; ENDIF; IFS1_XINHAO="110";KG="10"THEN IFYANSHI='1'THENKG="01";--出门感应器有中断时,门开（KG="10"）延时8秒（YANSHI='1'）后,门自动关（KG="01"） ENDIF; ENDIF; ENDIF;ENDPROCESS;END;语音限制生成程序[7]A、音节产生所需的预置分频系数程序LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTONE_TABLISPORT(INDEX:INSTD_LOGIC_VECTOR(3DOWNTO0);CODE:OUTSTD_LOGIC_VECTOR(3DOWNTO0); HIGH:OUTSTD_LOGIC; TONE:OUTSTD_LOGIC_VECTOR(10DOWNTO0));END;ARCHITECTUREONEOFTONE_TABLISBEGIN SEARCH:PROCESS(INDEX) BEGIN CASEINDEXIS WHEN"0000"=>TONE<="00000000000"; CODE<="0000";HIGH<='0'; CODE<="0001";HIGH<='0'; CODE<="0010";HIGH<='0'; CODE<="0011";HIGH<='0'; CODE<="0100";HIGH<='0'; CODE<="0101";HIGH<='0'; CODE<="0110";HIGH<='0'; CODE<="0111";HIGH<='0'; WHEN"1000"=>TONE<="01111101010"; CODE<="0001";HIGH<='1'; WHEN"1001"=>TONE<="01111101010"; CODE<="0010";HIGH<='1'; WHEN"1010"=>TONE<="01100011100"; CODE<="0011";HIGH<='1'; WHEN"1011"=>TONE<="01011101111"; CODE<="0100";HIGH<='1'; WHEN"1100"=>TONE<="01010011101"; CODE<="0101";HIGH<='1'; WHEN"1101"=>TONE<="01001010100"; CODE<="0110";HIGH<='1'; WHEN"1110"=>TONE<="01000010011"; CODE<="0111";HIGH<='1'; WHEN"1111"=>TONE<="00111110101"; CODE<="0001";HIGH<='1'; WHENOTHERS=>NULL; ENDCASE; ENDPROCESS;END;B、音节频率产生程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSPEAKERAISPORT(CLK:INSTD_LOGIC;TONE:INSTD_LOGIC_VECTOR(10DOWNTO0); SPKS:OUTSTD_LOGIC);END;ARCHITECTUREONEOFSPEAKERAIS SIGNEDPRECLK,FULLSPKS:STD_LOGIC;BEGINPROCESS(CLK) VARIABLECOUNT4:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN PRECLK<='0'; IFCOUNT4>11THENPRECLK<='1';COUNT4:="0000"; ELSIFCLK'EVENTANDCLK='1'THENCOUNT4:=COUNT4+1; ENDIF;ENDPROCESS;PROCESS(PRECLK,TONE) VARIABLECOUNT11:STD_LOGIC_VECTOR(10DOWNTO0);BEGIN IFPRECLK'EVENTANDPRECLK='1'THEN IFCOUNT11=0THENCOUNT11:=TONE; FULLSPKS<='1'; ELSIFCOUNT111:=COUNT11-1; FULLSPKS<='0'; ENDIF; ENDIF;ENDPROCESS;PROCESS(FULLSPKS) VARIABLECOUNT2:STD_LOGIC;BEGIN;BEGIN IFFULLSPKS'EVENTANDFULLSPKS='1'THEN COUNT2:=NOTCOUNT2; IFCOUNT2='1'THEN SPKS<='1'; ELSESPKS<='0'; ENDIF; ENDIF;ENDPROCESS;END;LED显示限制程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYYMISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;S_XINHAO:INSTD_LOGIC_VECTOR(2DOWNTO0); LED_OUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREONEOFYMISBEGINPROCESS(CLK.RST,S_XINHAO)BEGIN IFRST='1'THENLED_OUT<="0000001"; ENDIF; CASES_XINHAOIS WHEN"100"=>LED_OUT<="0000001"; WHEN"010"=>LED_OUT<="1001111"; WHEN"001"=>LED_OUT<="0010010"; WHENOTHERS=>NULL; ENDCASE;ENDPROCESS;END;3.3电路板资源扩展板[8]如图3.3-1示，核心板如图3.3-2示：资源扩展板3.3-2核心板4Protel印制电路板制作4.1简介Protel99SE[9]是应用于Windows9X/2000/NT操作系统下的EDA设计软件，接受设计库管理模式，可以进行联网设计，具有很强的数据交换实力和开放性及3D模拟功能，是一个32位的设计软件，可以完成电路原理图设计，印制电路板设计和可编程逻辑器件设计等工作，可以设计32个信号层，16个电源--地层和16个机加工层。4.2用protel99制作印制电路板的流程★利用原理图设计工具绘制原理图，并且生成对应的网络表。★手工更改网