CMOS数字集成电路设计

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CMOS数字集成电路设计

课程设计报告

学院：******

专业：******班级：******姓名：WangKeqin指导老师：******学号：******日期：2023-5-30

目录

一、设计要求1二、设计思路1三、电路设计与验证1

(一)1位全加器的电路设计与验证1

1)原理图设计12)生成符号图23)建立测试鼓舞源24)测试电路35)波形仿真4(二)4位全加器的电路设计与验证4

1)原理图设计42)生成符号图53)建立测试鼓舞源54)测试电路65)波形仿真6(三)8位全加器的电路设计与验证7

1)原理图设计72)生成符号图73)测试鼓舞源84)测试电路85)波形仿真96)电路参数11

四、幅员设计与验证13

(一)1位全加器的幅员设计与验证13

1)1位全加器的幅员设计132)1位全加器的DRC规则验证133)1位全加器的LVS验证144)错误及解决方法14(二)4位全加器的幅员设计与验证15

1)4位全加器的幅员设计152)4位全加器的DRC规则验证153)4位全加器的LVS验证164)错误及解决方法16(三)8位全加器的幅员设计与验证16

1)8位全加器的幅员设计162)8位全加器的DRC规则验证173)8位全加器的LVS验证174)错误及解决方法18

五、设计总结18

I

一、设计要求

本次设计要求实现一个8位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。

二、设计思路

基本单元选用繁杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型，将四个1位全加器级联成一个4位加法器，再将两个4位全加器级联成一个8位全加器。

Figure2-11位加法器级联图

如图Fig.1所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较便利，电路比较好设计。幅员设计也相对较简单，画出一位全加器的幅员，多位全加器的幅员就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最终会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。由于是初次接触icfb，对幅员还不是太了解，本次试验采用最简单的直接级联形式。

三、电路设计与验证

(一)1位全加器的电路设计与验证

1)原理图设计

1

Figure3-11位全加器的原理图（镜像型）

如图Fig.3-1所示，为采用镜像型1位全加器的原理图。其中A、B为两个输入信号也即两个一位加数，Cin为前一位的进位输入信号，Co为当前的进位输出信号，So为和输出信号。

2)生成符号图

Figure3-21位全加器的符号图

如图Fig.3-2所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输入信号A、B、Cin，右侧为输出信号，Co和So。

3)建立测试鼓舞源

为了验证原理图是否满足规律要求，新建一个关于鼓舞源的cellview，建立functional文件，编辑测试鼓舞源的verilog文件，遍历真值表，并生成相应的符号。

2

Figure3-31位全加器的测试鼓舞

如图Fig.3-3所示，为用verilog编写的1位全加器的测试鼓舞。初始状态三个输入信号都设为1，之后给A、B、Cin赋值三个不同频率的脉冲信号，能遍历三个输入中，全0、全1、两个1、一个1的所有状况。

4)测试电路

Figure3-41位全加器的测试电路（模拟）

Figure3-51位全加器的测试电路（数模混合）

如图Fig.3-4,、Fig.3-5所示，为1位全加器的测试电路，Fig.3-4为加模拟信号鼓舞，Fig.3-5为加数字信号鼓