第3章习题答案

思虑题：题组合逻辑电路在构造上不存在输出到输入的，所以状态不影响状态。答：反应回路、输出、输入。题组合逻辑电路剖析是依据给定的逻辑电路图，而确立。组合逻辑电路设计是依据给定组合电路的文字描绘，设计最简单或许最合理的。答：逻辑功能、逻辑电路。题一组合电路输入信号的变化次序有以下三种状况，当时，将可能出现竞争冒险。（A）00→01→11→10（B）00→01→10→11（C）00→10→11→01答：B题除去竞争冒险的常用方法有（1）电路输出端加；（2）输入加；（3）增添。答：电容，选通脉冲，冗余项。题门电路的延不时间是产生组合逻辑电路竞争与冒险的独一原由。（）答：×题依据毛刺产生的方向，组合逻辑的冒险可分为冒险和冒险。答：1型、0型。题传统的鉴别方法可采纳和法来判断组合电路能否存在冒险。答：代数法、卡诺图。题进度行为之间履行次序为，进度行为内部履行次序为。答：同时、挨次。题行为描绘的基本单元是，构造描绘的基本单元是。答：进度、调用元件语句。题构造体中的每条VHDL语句的履行次序与摆列次序。答：没关题串行加法器进位信号采纳传达，而并行加法器的进位信号采纳传达。（A）超前，逐位（B）逐位，超前（C）逐位，逐位（D）超前，超前答：B题一个有使能端的译码器作数据分派器时，将数据输入端信号连结在。答：使能端题优先编码器输入为I0I7（I0优先级别最高），输出为F2、F1、F0（F2为高位）。当使能输入S0,I1I5I60时，输出F2F1F0应为。答：110题用4位二进制比较器7485实现20位二进制数并行比较，需要片。答：5题数据分派器的构造与相反，它是一种输入，输出的逻辑电路。从哪一路输出取决于。答：数据选择器、1路、多路、地点控制端。题一个十六路数据选择器，其地点输入端有个。答：4题采纳4位比较器7485对两个四位二进制数进行比较时，先比较位。（A）最低（B）次高（C）次低（D）最高答：D题使能端的作用是和。答：战胜竞争冒险、功能扩展。题在以下逻辑电路中，是组合逻辑电路的有___________。（A）译码器（B）编码器（C）全加器（D）拥有反应性能的存放器答：A、B、C题线-10线译码器中输出状态只有F2=0，其余输出端均为1，则它的的输入状态应取。（A）0011（B）1000（C）0010（D）1001答：C题（1）组合逻辑的PLD不单鉴于与、或两级形式，并且鉴于查找表构造。（）2）FPGA储存单元是鉴于浮栅编程技术。（）3）FLASH储存器掉电以后信息丢掉。（）答：F,F,F题在题表3.1中，写出各样PLD器件的阵列编程特色：题表3.1PLD器件特色阵列类型与或EPROMPLAPALGAL答：题表3.1PLD器件特色类型阵列与或EPROM固定可编程PLA可编程可编程PAL可编程固定GAL可编程固定题利用浮栅技术制做的EPROM是靠________编程，当将外面供给的电源去掉以后，浮栅上的负电荷_________。答：浮栅，不丢掉题编程单元向浮栅注入电子时，产生，开释电子时，产生。（A）雪崩击穿，地道效应（B）地道效应，雪崩击穿（C）齐纳击穿，雪崩击穿D）电容效应，地道效应（E）齐纳击穿，地道效应答：A题实现的逻辑函数采纳表达式来描绘，PLA实现逻辑函数采纳表达式来描绘。答：最小项与或，最简与或式题与阵列需要，PLA是依据需要产生，进而减小了阵列的规模。A）全译码，乘积项（B）编程，最小项（C）编程，最简与或式D）最简与或式，全译码（E）全译码，最小项答：A题现在可编程集成电路技术，能够使FPGA的密度EPLD的密度。（A）大于（B）等于（C）小于（D）小于等于答：A题以FLASH为编程单元的EEPROM浮栅开释负电荷时，一片一片的开释的原由是。（A）地道效应（B）雪崩基础（C）漏极接电源（D）源极接电源答：D习题与自检题习题3.1剖析题图3.1所示组合逻辑电路功能。&F1习题表3.1习题3.1真值表ABCFA0000&F00011B&F2&0101CF01111001&F3101111011110题图3.1习题3.1电路图解：组合逻辑电路的输出函数表达式能够直接写出，也能够先逐级写出各门电路的输出，而后获得逻辑电路输出的函数表达式。1）由逻辑图得电路输出函数的表达式：F0ABCF1AABCF2BABCF3CABCFF1F2F3AABCBABCCABCAABCBABCCABCABC(ABC)ABCABC2）依据表达式列出真值表见习题表3.1所示。3）由习题表3.1可知，此电路只有输入A、B、C的取值不一样时F=1，不然F=0。所以，题图3.1所示电路为三变量非一致电路。习题3.2请设计一个拥有可控功能的3位二进制加1、减1变换电路，并画出电路图。K为控制信号，当K=0时加1，K=1时减1。解：1)设输入信号A、B、C为421码，输出为F3F2F1。K=0时，输入信号A、B、C加1，K=1时，输入信号A、B、C减1，列出真值表如习题表3.2所示。2）依据真值表列卡诺图，写出输出函数F3F2F1的逻辑表达式。F3ABCKABCKABCACKABK习题表3.2习题3.2真值表KABCF3F2F10000001F2KBCKBCKBCKBC000101000100110011100F1C0100101010111001101113）画出电路图，略。0111000习题3.3请设计一个5421BCD码中偶数个1查验10001111001000电路，并画出电路图。10100011011010解：1)设输入信号A、B、C、D为5421BCD11000111101100码，输出为F。列出真值表如习题表3.3所示。111010111111102)依据真值表列卡诺图，写出输出函数F的逻辑表达式。FABACDACDACD3）画出电路图如答题图3.3所示。习题3.4请设计一表决电路。共有4人参加某学生集体的三好生投票，多半人投同意票能够经过，此中班主任投反对票不经过，即班主任拥有一票反对权。解：1）设置输入/输出变量确立输入A、B、C和D为投票人，且A为班

习题表3.3习题3.3真值表ABCDF00000000100010000111010000101×0110×0111×10000100111010110110110011101×1110×1111×主任。输出F为事件“经过”建立。投票人投赞同票为逻辑1，不一样意为逻辑0。输出经过为逻辑1，不经过为逻辑0。2）列真值表和写逻辑表达式在真值表中，列出输入变量A、B、C和D的全部（全）组态，依据题意列出输出变量，如真值表如习题表3.4所示。依照真值表写出逻辑表达式FABDABCACD。3）画出电路图如答题图3.4所示。D&ACD&≥1AFC&DB&A答题图3.3习题3.3电路图

习题表3.4习题3.4真值表ABCDF00000000100010000110010000101001100011101000010010101001011111000110111110111111&CB&≥1AFCB&AD答题图3.4习题3.4电路图习题3.5试剖析题图3.4电路中，当A、B、C、D此中一个信号改变状态时，能否存在竞争—冒险现象？假如存在竞争—冒险现象，会发生在其余变量为什么种取值的状况下？是哪一种冒险？怎样战胜？解：判断电路能否存在冒险有两种方法，一是剖析输出逻辑函数表达式。若在必定条件下函数式能化简为：FAA或FAA的形式，则说明当变量A在1、0之间变化时可能惹起电路竞争冒险。第二种方法是剖析电路输出函数的卡诺图。若在卡诺图中出现两圈相切，而某一变量超越相切处是在0、1之间变换，则这一变量取值突变时可能惹起电路逻辑冒险。本例题将用逻辑表达式判断电路能否有冒险并除去冒险。

A1&B1&≥1&F1C&1D题图3.4习题3.5图由题图3.4知电路的输出函数为：FACDABCBCCD由逻辑函数表达式知，题图3.4所示电路有冒险。并且冒险可能在以下三种状况下发生：（1）当A=0，B=1，D=1时，FCC，C有“0”冒险。（2）当B=0，C=1，D=1时，FAA，A有“0”冒险。（3）当A=0，B=0，C=1时，FDD，D有“0”冒险。在输出的或门输入端增添一低选通脉冲的方法除去冒险。习题3.6试剖析题图3.6电路中，哪个信号改变状态时，存在竞争—冒险现象？在哪一种取值的状况下，发生哪一种冒险？怎样战胜？解：写出题图3.6的输出逻辑函数表达式

A1&D≥1&F(ADB)(ACD)当D=C=1，B=0时，FAA。由逻辑函数表达式知，题图3.6所示电路有冒险。并且A有“1”冒险。可在输出的与门增添一高选通脉冲的方法除去冒险。

C&BF≥11题图3.6习题3.6图习题3.7如题图3.8所示的一组合逻辑函数，当输入信号ABCD从0101到1111变化时，即同时有2个信号变化，会产生逻辑冒险吗？怎样战胜？解：当输入信号ABCD从0101到1111时变化，AC同时由0变到1，两个状态输出都是1。但变化时，AC很可能不是同时变化，有可能A先变，也有可能C先变。假如C先变，则ABCD的路经为

ABCD000111100011000101011101100101→0111→1111，结果都是1，不会产生冒险。假如A先变，则ABCD的路经为0101→1101→1111，结果是1→0→1，将会产生冒险。战胜冒险的方法：路径可选0101→0111→1111，但有时不好加以控制，可选择加选通脉冲的方法解决。

100011题图3.8习题3.7卡诺图习题3.8用VHDL设计8线-3线优先编码器。解：VHDL实体有8个输入input(0)～input(7)代表输入信号0～7，3位由低位到高位摆列的二进制信息输出。进度语句顶用的是if次序语句，第一判断input（7）能否为低，若为低，履行接下来的语句，将结果送到输出，然退后出进度。不然持续鉴别下边的if语句，履行程序。用VHDL语言描绘优先编码器的程序以下。习题信号

LIBRARYIEEE;USEIEEE.std_logic_1164.all;ENTITYpriorityencoderISPORT(input:INSTD_LOGIC_VECTURE(7DOWNTO0);y:OUTSTD_LOGIC_VECTURE(2DOWNTO0);ENDpriorityencoder;ARCHITECTURErtlOfpriorityencoderISBEGINPROCESS（input）IF(input(7)='0')THENy<=''000'';ELSIF(input(6)='0')THENy<='001';ELSIF(input(5)='0')THENy<='010';ELSIF(input(4)='0')THENy<='011';ELSIF(input(3)='0')THENy<='100';ELSIF(input(2)='0')THENy<='101';ELSIF(input(1)='0')theny<='110';ELSEy<='111';ENDIF；ENDPROCESS；ENDrtl;3.93线-8线译码器74138及门电路构成的组合逻辑电路如题图3.10所示。此中，输入A7-A0为地点线。试写出译码器各位输出所实现的地点。74LS138F0A0A0F0F1A1A1F1F2S3S20,S11,A2A2F2解：译码器的使能端有效时F3A3F33.10电路可知，译码器译码，S1F4F4译码器译码。由题图A4F5&F5则地点线A3A5S2F67673=A4F6-A的状态应为A=A=0，AA6≥1F7=A=1。若F00，则AAA=000，即S3F7A75210A7A6A5A4A3A2A1A0=00111000=38H同理得F1F7分别为39H，3AH，3BH，3CH，3DH，3EH，3FH。题图3.10习题3.9电路图习题3.10试剖析题图3.12所示电路,列出输入输出真值表,说明电路的逻辑功能。74283为位超行进位全加器。习题表3.10真值表X4X3X2X1D10D8D4D2X1D1D1000000000A074283000100001A1S0D2A2001000010X30A3S1D4001100011&≥1B0S2D8010000100X4S3D10B1010100101X20B2CO0110001100B30111001110CI100001000100101001题图3.12习题3.10电路101010000101110001110010010110110011111010100111110101解：从真值表下手剖析此电路。写出真值表后，如习题表3.10所示，直接察看规律。可以看出从0到15共16个数字被转成了相应的以10、8、4、2、1为权值的5位BCD码，逻辑功能也能够说是加6校订电路。习题3.11请用74283实现一个可控余3码至8421BCD码和8421BCD码至余3码变换电路。当X=0时实现余3码至8421BCD码，X=1时实现8421BCD码至余3码。解：1）8421BCD码至余3码变换实质上是加3，设A为被加数，B为3，X为控制信号。输入进位位应接0，但控制信号X为1时是加法，所以一定取反。2）余3码至8421BCD码其实是减3，设A为被加数，B取反，而后加输入进位位“1。”但控制信号X为0时是减法，所以也一定取反。

A0A074283A1A1S0A2A2A3A3S10=1B0S21B1S31B2CO0B3X1CI题图3.13习题3.11电路3）将X取反控制异或门作为B=3或B的反码。连结电路如题图3.13所示。习题3.12题图3.14电路是一片4位比较器7485、一片显示译码器7447、一片4位全加器74283构成的逻辑功能电路，试剖析该电路的逻辑功能。解：1）加法电路中，X为控制信号，A为被加数，B为加数，X控制A、B达成加法和减法运算。控制信号X为0时作加法运算，X为1时是减法，B取反，而后加X得负数的补码。2）加法器74283的输出作为比较器7485的输入，并和比较器的另一个输入信号7比较。假如大于等于7，则比较器7485输出信号FA<B为0，即送出低电平。此低电平为共阳极7段发光管供给低电平，使共阳极7段发光管灭。不然供给高电平，使共阳极7段发光管发光具有可能性。3）显示译码器7447是BCD-七段译码器，输出低电平有效，能够直接驱动七段共阳数码管。接上限流电阻限制经过发光二极管的电流,让发光管正常发光。4）经上述剖析可知，整个电路的逻辑功实现了4位可控二进制加法、减法电路。并且A-B一定知足大于零，小于7，A+B小于7，并显示。假如大于7，数码管不显示。A0A074283A1A1S0A2A2B0A3A3S1=1B0S2B1B1S3BB2B31B3COXCI1A11101110

7447A3aA2bA1cA0dLTeRBIfBI/RBOgA74850A1A2A3IA>BFA>BFA=BIA=BIA<BFA<BFA<BB0B1B2B3题图3.14习题3.12电路习题3.13若逻辑函数F=X2+Y2，且X、Y均为2位二进制数。试画出F(X,Y)的PLA阵列图。解：(1)令XXX0，YYY，FFFFFF。列真值表以下，11043210习题表3.13真值表X1X0Y1Y0F4F3F2F1F0F000000000000010000110010001004001101001901000000110101000102011000101501110101010100000100410010010151010010008101101101131100010019110101010101110011011311111001018化简F4X1X0Y1Y0，F3X1Y0Y1X1X0Y1X1X0Y1X1Y1Y0,F2X1Y1Y0X0Y1Y0X1X0Y1X1X0Y0，F1X0Y0，F0X0Y0X0Y0(3)PLA阵列实现如答题图3.13所示