数字电子技术基础-第五章-时序逻辑电路

第五章时序逻辑电路作业分析部分5-25-65-85-9第一节概述一、时序逻辑电路的结构及特点二、时序逻辑电路的分类米里（Mealy）型莫尔（Moore）型三、时序逻辑电路的描述方法(一)逻辑方程组（二）状态转移表（StateTransitionTable）（三）状态转移图（StateTransitionDiagram）（四）时序图(波形图)第二节时序逻辑电路的分析一、时序逻辑电路分析的一般步骤1．观察电路的结构，确定电路是同步时序逻辑电路还是异步时序逻辑电路，是米里型电路还是莫尔型电路。2．写出各触发器的时钟方程。3．写出时序逻辑电路的输出方程。4．写出各触发器的驱动方程。5．将各触发器的驱动方程代入其特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。6．根据状态方程得到该时序逻辑电路的状态表。7．根据状态表得到该时序逻辑电路的状态图。8．在给定的输入信号作用下得到该时序逻辑电路的时序图。9．根据状态图分析该时序逻辑电路的功能。需要说明的是，上述步骤不是必须遵循的固定步骤，实际应用中可根据具体情况加以取舍，如在分析同步时序逻辑电路时，各触发器的时钟信号的逻辑表达式就可以不写。二、同步时序逻辑电路的分析举例

例5-1例5-2分析图所示时序逻辑电路的功能。

（二）莫尔型同步时序逻辑电路的分析

三、异步时序逻辑电路的分析举例

（CP由0→1时此式有效）

（Q0由0→1时此式有效）第三节同步时序逻辑电路的设计一、同步时序逻辑电路的设计的一般步骤（一）逻辑抽象，建立原始状态图（二）状态化简，得到最简状态图（三）状态分配（或状态编码），画出编码后的状态图及状态表（四）选定触发器类型和个数（五）求出电路的输出方程、驱动方程（六）根据得到的方程式画出逻辑图（七）画全状态转换图，以检查设计的电路能否自启动术语1.输入序列：与一串时钟脉冲相对应的一串输入组合。2.输出序列：在一串时钟脉冲及相对应的输入序列作用下产生的一串输出组合。3.序列长度：所考察的输入或输出序列所对应的时钟脉冲的个数。定义4.等价状态对的定义之一：将某时序逻辑电路的初态分别设置为两个状态si

和sj

，在完全相同的任意长度k的输入序列的作用下，该时序逻辑电路的输出序列完全相同，我们不能分辨出这个时序逻辑电路到底是从初态si

还是从初态sj开始运行的。我们把这样的两个状态si

和sj称为等价状态对。输入序列的长度k为任意长的意思是为无穷长的时间。定义5.等价状态对的定义之二：设状态si

和sj

是某时序逻辑电路的两个状态，分别对其施加各种可能的输入组合Ip，若同时满足以下条件：（1）输出完全相同，即

Z（si,Ip）=Z（s

j,Ip）（此处“=”表示相同）（2）后继状态等价，即

N（si,Ip）=N（s

j,Ip）（此处“=”表示等价）则称si

与sj

等价，它们是等价状态对。后继状态等价的含义是下面四种情况中的任意一种：①两个次态完全相同；②两个次态为其现态本身或交错；③两个次态为状态封闭链中的一个状态对；④两个次态的某一后续状态对可以合并。例5-5某时序逻辑电路的状态表如表所示，根据等价状态对的定义之一判断这个时序逻辑电路的哪些状态等价。例5-6根据等价状态对的定义之二，判断例5-5给定的时序逻辑电路的哪些状态等价。解：在表5-6中，只有一个输入信号x，则各种可能的输入组合Ip就是x=0和x=1。通过观察可以看出，对状态B，C而言，当x=0时电路的输出均为1，当x=1时电路的输出均为0，即输出完全相同。当x=0时B的次态是C，当x=0时C的次态是B，即两个次态为交错关系；当x=1时B的次态是E，当x=1时C的次态也是E，即两个次态相同。根据等价状态对的定义之二，可以得知状态B，C等价。例5-7判断图示的状态图中的状态是否有等价状态，若有，合并等价状态后得到简化的状态图。二、同步时序逻辑电路设计举例例5-8

设计一个同步5进制加法计数器，当计满后产生进位输出Y=1，其它情况下Y=0。CPY同步5进制加法计数器例5-9设计一个串行数据检测器。该检测器可以检测111序列的到来。有一个输入端X，一个输出端Y。当在输入端连续输入三个1时，该电路输出Y=1，否则输出Y=0。本题将采用米里（Mealy）设计（可重叠）的序列检测器之一

（前面序列的最后的11作为后面序列的开始）（不可重叠）的序列检测器

（可重叠）的序列检测器之二（前面序列的最后的1作为后面序列的开始）（可重叠）的序列检测器之一（前面序列的最后的11作为后面序列的开始）状态赋值画全状态转换图，检查电路的自启动。修改设计（可重叠）的序列检测器之二（前面序列的最后的1作为后面序列的开始）（可重叠）的序列检测器之一

（不可重叠）的序列检测器例5-10

用莫尔（Moore）型电路实现例5-9的111序列检测器（不可重叠）

S0

：表示初始状态或收到一个0时的状态；S1

：收到一个1后的状态；S2

：连续收到11后的状态；S3

：连续收到111后的状态；不可重叠Moore不可重叠（可重叠）的序列检测器之一Moore（前面序列的最后的11作为后面序列的开始）（可重叠）的序列检测器之二（前面序列的最后的1作为后面序列的开始）不可重叠Moore例5-11设计一个101脉冲序列检测电路，X为输入，Z为输出，当检测到X连续输入101时Z=1，否则Z=0。X输入的101序列中最后一个1不可以当作下一个序列的第一个1，如X=01010110100，则Z=00010000100。需要修改设计修改设计如下：设计110序列检测器设计一个110脉冲序列检测电路，X为输入，Z为输出，当检测到X连续输入110时Z=1，否则Z=0。S0

：收到一个0后的状态，或称作未收到1之前的状态，或初始的状态；S1

：收到一个1后的状态；S2

：连续收到11后的状态。设计0011序列检测器S0

：收到一个1后的状态，或称作未收到0之前的状态，或初始的状态；S1：收到一个0后的状态；S2

：连续收到00后的状态。S3

：连续收到001后的状态。例5-12

用JK触发器设计一个自动售票机的时序逻辑电路。每次只允许投入一枚伍角硬币或一枚一元硬币，累计投币一元时售票一张。若投币伍角后再投币一元，则售票的同时找币伍角。该时序逻辑电路有一个输入信号X，两个输出信号Y和Z规定X为0表示投入一枚五角硬币，X为1表示投入一枚一元硬币。Y为0表示不找钱，Y为1表示找币伍角。Z为0表示不售票，Z为1表示售票一张。

约定电路的状态是用来记忆输入信号的历史的，电路需要记忆一次投币的情况，一次投币共有2种可能，即一次投币五角和一次投币一元；电路还需要记忆连续两次投币的情况，连续两次投币共有4种可能，即投币五角、五角，投币五角、一元，投币一元、五角，投币一元、一元。因为累计投币一元时就售票一张，所以正常情况下不会出现“投币一元、五角，投币一元、一元”的情况。再将“一次投币一元”和“投币五角、五角”的情况合二为一，即累计投币一元的情况。电路的状态可设置如下：设表示没有任何交易的等待状态，表示累计投币五角的状态，表示累计投币一元的状态，表示累计投币一元五角的状态，则原始状态图如图所示。在图中，在状态下，如果投币五角，电路输出为00，表示不找钱，也不售票，因为电路处在状态的时候，自动售票机中并没有钱，已经在从到的时候把钱退回顾客了。原始状态图设S0表示没有任何交易的等待状态，S1表示累计五角状态，S2表示累计一元状态，S3表示累计一元五角状态状态化简原始状态表从原始状态表可观察出S0、S1、

S2是等价状态，合并为一个状态，并用S0表示。简化后的状态表下表所示。S0表示没有任何交易的等待状态，S1表示累计投币五角的状态，我们可以这样想，因为是采用米里(Mealy)型电路来设计此电路的，在S1状态下，再投币一元，售票后电路应回到没有任何交易的等待状态。没有必要设立累计投币一元的状态，因为售票工作已经完成。在S0状态下，投币一元，售票即可进行，售票后电路应回到没有任何交易的等待状态。状态编码本设计的问题？一个输入是否现实？约定该时序逻辑电路有2个输入信号X1，X0，两个输出信号Y和Z规定X1X0

为00表示没有投入硬币，X1X0

为10表示投入一枚五角硬币，X1X0

为01表示投入一枚一元硬币，X1X0

不会同时为11。Y为0表示不找钱，Y为1表示找币伍角。Z为0表示不售票，Z为1表示售票一张。

状态化简用Moore设计实现思考？观察学校实际的自动售货机所具有的功能。完善自己的设计交通控制器的设计采用D触发器设计一个铁路道口的交通控制器。P1和P2是两个传感器，它们的距离较远，至少是一列火车的长度，即火车不会同时压在两个传感器上。A和B是两个闸门，当火车由东向西或由西向东通过P1、P2段，且当火车的任意部分位于P1、P2之间时，闸门A和B应同时关闭，否则闸门同时打开。用Mealy设计实现有火车来，传感器输出1，没有火车来，传感器输出0。闸门用Y表示，开启为0，关闭为1。S0：初始状态S1：火车开入道口时正在轧着P1或P2S2：火车在P1和P2中间S3：火车开出道口时正在轧着P1或P2。S0：初始状态S1：火车开入道口时正在轧着P1或P2S2：火车在P1和P2中间S3：火车开出道口时正在轧着P1或P2。用Moore设计实现状态图用异步电路实现用传感器信号控制时钟作业设计部分5-115-135-185-38第四节计数器计数器的种类很多，从不同角度，有不同的分类方法：按计数容量可分为：二进制计数器和非二进制计数器。按数字的增减趋势可分为：加法计数器、减法计数器和可逆计数器。按计数器中各个触发器的时钟信号是否是同一个可分为：同步计数器和异步计数器。一、二进制计数（一）二进制异步计数器1．二进制异步加法计数器2．二进制异步减法计数器下降沿减法（二）二进制同步计数器

1．二进制同步加法计数器2．二进制同步减法计数器3．二进制同步可逆计数器二、非二进制计数器（一）8421BCD码同步十进制加法计数器（二）8421BCD码异步十进制加法计数器第五节常用中规模计数器芯片及应用一、常用中规模计数器芯片（一）4位二进制同步加法计数器芯片74X161（二）4位二进制同步加法计数器芯片74X163（三）4位二进制同步可逆计数器芯片74X191（四）4位二进制同步可逆计数器芯片74X193（五）8421BCD码同步加法计数器74X160芯片（六）二-五-十进制异步加法计数器74X290作业5-195-205-215-225-235-245-255-26(2008年印刷的教材中图中丢一个点)5-31（修改为：D3D2D1D0=1110)5-32(2008年印刷的教材中图中丢一个点)5-33二、集成计数器的应用（一）计数器容量扩展1．同步级联方式2．异步级联方式（1）两片74X161异步级联构成256进制计数器（2）两片74X193异步级联构成256进制计数器（3）两片74X290异步级联构成100进制计数器（二）组成任意进制计数器1．反馈清零法（1）同步反馈清零法例5-13用集成计数器74X163和必要的门电路组成6进制计数器，要求使用反馈清零法。（2）异步反馈清零法例5-14

用集成计数器74X161和必要的门电路构成6进制计数器，要求使用反馈清零法。2．反馈置数法反馈置数法一般适用于有预置功能的集成计数器。（1）同步反馈置数法例5-15

用集成计数器74X160和必要的门电路组成7进制计数器，要求该电路的有效状态是Q3Q2Q1Q0按“加1”的顺序从0011到1001循环变化。（2）异步反馈置数法例5-16用集成计数器74X193和必要的门电路组成10进制计数器，要求用反馈置数法实现。例5-17

用74X160组成48进