DDR3内存的PCB仿真与设计说明

. ... .. ... .. .... ...DDR3DDR3概述DDR31866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。CadenceDDR3DDR3优化设计，提升信号质量使其可靠性和安全性大大提高。DDR3DDR3DDR22DR21866Mbps；DDR381.5V，保证相同频率下功耗更低。DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Writeleveling”技术来控制器件部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。仿真分析DDR3PowerPC64CPUMicronMT41J256M16HA—125ITP5020666MHz。仿真前准备DDR3PCBPCB50Ω，100Ω。设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)……电路前仿真分析PCB取出最适合的参数配置。DDR3众所周知，在差分传输中，所有信息都是由差模信号来传送的，而共模信号会辐射能量并能显著增加EMI，因此保证差分信号的质量十分重要，应使共模信号的产生降到最低。在对差分时钟分析时不仅要关注其本身的信号质量，由于其它信号都是以差分时钟的来采样数据，因此还需关注其单调性、过冲值等。fly—bylP50204DDR3PCB2。：接收端DDR3ODTDDR3FULLHALF0Ω、20Ω、30Ω、40Ω、60Ω、120Ω选项，它们分别对应不不同模式选取正确的参数模型。ODT3ODTODT=60Ω，量最好，无明显抖动和过冲，抖动最小。通常串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。它生成前向串扰与后向串扰，其对信号波形主要影响在幅度和边沿上面。DDR332341281。113WSW3时序分析DDR3足时序要求。对于源同步时钟，驱动芯片的数据和时钟信号由部电路提供即数据和时钟并行传输。DDR3对不同的时序关系采用分组设计，其时序关系如表2。2源同步时序计算公式：Tsetup_margin=Tvb—Tsetup—TskewThold_margin=Tva—Thold—Tskew公式中：Tsetupmargin＼Thold_margin：建立时间余量＼保持时间余量Tvb＼Tva：驱动端的建立时间和保持时间，Tsetup＼Thold和保持时间Tskew：指数据、地址信号参考时钟引起的偏移。Tvb＼Tva，Tsetup＼Th01d与选通信号飞行时间的时序偏移(skew)，PCB的走线长度的偏移，需通过时序仿真非理想随机码进行分析计算得出。DDR3PCB3写操作：Tsetup_margin=0.25—0.03=0.22nsThold_margin=0.25-0.065=0.185ns读操作：Tsetup_margin=Thold_margin=(0.38*1.5-0.125)/2-0.125=97.5ps上述计算值是理论上的时序余量，其实源同步时序除本身芯片自身固有特性所带来的延时外还受其他因素的影响，都属于偏移围，主要包括：高速总线造成的信号完整性问题如串扰、同步开关噪声、码间干扰(ISI)影响，需通过信号仿真分析来估算。整个链路含器件封装部走线、pcb8DQ随机码，条件设为最快驱动，在此最坏情况进行综合仿真，查看其受扰线的波形情况。56PCB6in／ns)。PCB设计规则约束等长约束采用分组等长方式，分组如下：DQS、DM648DMDQS准，等长精度在±10mil。地址线、控制线、时钟线组：需等长控制，地址线与控制线各分支的误差±20mil，它们与时钟线误差在±100mil，差分时钟线之间±5rail。间距约束DDR323DDR3jBDDR350mil，用于串扰控制。线宽约束根据传输线阻抗要求和印制板叠层结构计算走线线宽，设置走线线宽规则，保证阻抗的一致性。布线技巧同组总线尽量同层走线，时钟线与地层相邻；尽量少用过孔，如用需组过孔数相同，保证其一致性；相邻信号走线需交叉，避免长距离的重叠走线，如相邻层间距足够大，可适当降低要求；453W与电源层相邻的信号层中的高速走线应避免跨电源＼地平面；电源层比地层缩20H(H：电源层与地层的介质厚度)；不允许有孤立铜的存在。PCBDDR3PCBDDR3DDR3DDR3PCB7：其单调性和上下过冲都满足要求。PCB