第4章 时序逻辑电路基础

第4章时序逻辑电路基础

4.1时序逻辑电路概述

我们前面讨论知道，在组合逻辑电路中，任何一个给定时刻的稳定输出仅仅取决于该时刻的输入。而在数字逻辑电路中，还有一类电路被称为有记忆电路，即某一给定时刻的输出不仅取决于该时刻的输入，而且还和以前的输入、即现在电路所处的工作状态有关，这类电路称为时序逻辑电路，简称时序电路。由图中看到，时序逻辑电路是由组合逻辑电路和存储电路构成。其中存储电路由能保持电路二进制状态的记忆电路组成，它将电路某一时刻的输出状态记忆，并与电路现时刻的输入共同作用产生一个新的输出。由于有了有记忆的存储电路，使时序逻辑电路每时每刻的输出必须考虑电路的前一个状态。

时序逻辑电路中有记忆功能的存储电路通常由触发器担任。图4.1时序逻辑电路方框图

4.2基本触发器

4.2.1触发器及分类

1.触发器

触发器是数字逻辑电路的基本单元电路，它有二个稳态输出(双稳态触发器)，具有记忆功能，可用于存储二进制数据、记忆信息等。

从结构上来看，触发器由逻辑门电路组成，有一个或几个输入端，二个输出端。其中二个输出是互补输出，通常标记为Q和，即当Q端为低电平（Q=0）时端为高电平（=1），而Q端为高电平（Q=1）时端为低电平（=0）。触发器的输出有二种状态，一般将Q=0、=1状态称为触发器“0”态；将Q=1、=0状态称为触发器“1”态。触发器的这二种状态都为相对稳定状态，只有在一定的外加信号触发作用下，才可从一种稳态转变到另一种稳态。

2.触发器的分类

触发器的种类很多，大至可按以下几种方式进行分类：

根据是否有时钟脉冲输入端，可将触发器分为基本触发器和时钟触发器。

根据逻辑功能的不同，可将触发器分为RS触发器、D触发器、JK触发器、T触发器等。

根据电路结构的不同，可将触发器分为基本触发器、同步触发器、维持阻塞触发器、主从触发器、边沿触发器。

根据触发方式的不同，触发器可分为电平触发、主从触发、边沿触发。触发器的逻辑功能可用功能表（特性表）、特性方程、状态图（状态转换图）和时序图（时序波形图）来描述。

4.2.2基本RS触发器

1.电路组成

RS触发器是最基本的触发器，图4.2示出了由与非门组成的基本RS触发器的逻辑图和逻辑符号。.图4.2基本RS触发器由图可知，基本RS触发器由二个与非门交叉耦合而成，Q和为两个互补输出端，R和S为二个输入端。其中R称为置0端(复位端)，S称为置1端(置位端)，2.逻辑功能

由图4.2可看出，R端和S端分别是与非门二个输入端的其中一端，若二者均为1，则两个与非门的状态只能取决于对应的交叉耦合端的状态。如Q=1，=0，则与非门G1由于=0而保持为1，而与非门G2由于Q=1而继续为0。可看出，这时触发器是维持状态不变的。同样，若Q=0,=1,触发器的状态也会保持不变的。若想使触发器按要求进行状态转换，可在其输入端加触发信号使其工作在如下二种状态：

(1)R=0,S=1,R=0使G2门输出=1，S=1与=1使G1门输出Q=0，触发器被置为0态。

(2)R=1，S=0S=0使G1门输出Q=1，R=1与Q=1使G2门输出

=0，触发器被置为1态可见，在R端加有效触发信号(低电平0)，触发器被置为0态，在S端加有效触发信号(低电平0)，触发器被置为1态。所以R端称为置0端，S端称为置1端。

特别需要指出的是，如触发器置0(或置1)后，输入端恢复到全高状态，则根据前面讨论可知，触发器仍能保持0态(或1态)不变。

若R端和S端同时为0，则此时由于两个与非门都是低电平输入而使Q端和端同时为1，这对于触发器来说是一种不正常状态，因为在此后如果R和S又同时为1，则新状态会由于两个门延迟时间的不同、当时所受外界干扰的不同等因素而无法判定，即会出现不定状态，这是不允许的，应尽量避免。根据以上分析，可列出此RS触发器的功能表(也称特性表)如表4.1所示。

4.3时钟触发器

在数字系统中，常常需要触发器在同一个时钟脉冲作用下协同动作，为此这些触发器必须有时钟脉冲控制端，这样的触发器称为时钟触发器，它的状态改变与时钟脉冲同步。

将某个时钟脉冲作用前触发器的状态称作为现态。用Qn表示，

而时钟脉冲作用后的状态称作为次态，用Qn+1表示。

4.3.1RS触发器

1.基本结构

在由与非门组成的基本RS触发器基础上，增加二个控制门G3和G4，并加入时钟脉冲CP(Clockpulse)端，便组成了同步RS触发器，2.逻辑功能

由图看出，G3，G4二个与非门被时钟脉冲CP所控制，即CP脉冲控制着触发信号R、S能否加入到基本RS触发器上。

当CP=0(低电平)时，G3、G4闭锁，基本RS触发器处于保持状态。

当CP=1(高电平)时，G3、G4开门，触发信号R、S经二个门反相加到基本RS触发器上，表4.2同步RS触发器功能表

3.特性方程

触发器的特性方程，是指触发器输出状态的次态Qn+1与现态Qn及输入之间的逻辑关系表达式。

特性方程是以触发器的输入及现态作变量，输出次态为函数的逻辑方程。由逻辑图可得到RS时钟触发器的特性方程如下：将现态方程代入次态方程得Qn+1=S+Qn现态方程次态方程RS=0(约束条件)

4.时序图图4.4时钟同步RS触发器时序图

图中触发器输出端Q的波形是根据输入RS及时钟脉冲CP而变化的，具体为：

在第一个脉冲作用时(CP=1)，触发器处于保持状态(S=R=0)，故Q不变化。

在第二个脉冲作用时，触发器处于置1状态(S=1,R=0),故Q=1。

在第三个脉冲作用时，触发器又处于保持状态(S=R=0),故Q=1。

在第四个脉冲作用时，触发器处于置0状态(S=0,R=1),故Q=0。

在第五个脉冲作用时，触发器处于置1状态(S=1,R=0),故Q=1。

在第六个脉冲作用时，触发器处于置0状态(S=0,R=1),故Q=0。

在第七个脉冲作用时，S和R均变化了二次,故Q也跟随变化二次，即先置1又置0。像这样在一个CP期间触发器翻转二次或二次以上的情况，称为触发器发生了空翻，这在实际使用中是需要禁止的，这也是这种同步触发器所存在的问题。由以上分析可以得到触发器时序图有如下规律：

CP时钟脉冲决定Q的变化时刻，触发输入(R、S)决定Q的变化状态。

由于此种时钟触发器在CP=1时都可触发(高电平触发)，所以Q在CP=1期间均可能发生变化，至于如何变化就取决于当时的R、S值了。

RS触发器当R=S=1时存在着不定状态，这在实际使用中非常不方便。4.3.2D触发器

在同步式RS触发器前加一个非门，使D=S=便构成了同步式D触发器。

因为S≠R,所以RS触发器的不定状态自然也就不存在了。

图4.5同步式D触发器(a)逻辑图(b)逻辑符号

D触发器只有一个数据输入端D，其特性方程为：

Qn+1=D

D触发器的输出次态总是与输入端D保持一致，即状态Qn+1仅取决于控制输入D，而与现态Qn无关。同时它也是在CP脉冲作用下同步工作并不存在不定问题。D触发器广泛用于数据存储，所以也称为数据触发器。

表4.3D触发器的功能表4.3.3JK触发器图4.6同步式JK触发器(a)逻辑图(b)逻辑符号

JK触发器特性方程：

表4.4JK触发器的功能表

Qn+1=J

Qn

+KQn

JK触发器有四个工作状态，

第一行J=K=0为保持状态，

第二行J=0、K=1为置0态，

第三行J=1、K=0为置1态。

第四行J=K=1，Qn+1=n为取反状态，即次态为现态的反。如果将JK触发器J端与K端相连并接高电平，即令J=K=1，则此时的特性方程为：

Qn+1=Qn

它的逻辑功能是次态是现态的反，称为翻转触发器或T’触发器。4.3.4时钟触发方式

所谓时钟触发方式是指CP脉冲控制触发器的翻转方式。以上所讨论的各种时钟触发器在结构上均为由CP脉冲通过与非门来控制输入信号的加入，它接收信号的时间取决于CP脉冲持续的时间，即在时钟脉冲作用期间随时会接受输入信号。时钟脉冲消失，触发器便被封锁维持状态不变，这种触发方式称为电平触发，由前面讨论已知，电平触发方式存在空翻现象。为避免触发器在实际使用中出现空翻，就得限制触发器的翻转时刻，在实际的触发器产品中是通过维持阻塞型、主从型、边沿型等几种结构类型来将触发器的翻转时刻限定在CP脉冲的上升沿或下降沿，从触发方式上看可将其分为上升沿触发和下降沿触发。1.上升沿触发

CP脉冲由低电平上跳到高电平这一时刻称为上升沿，上升沿触发是指触发器只有在CP脉冲上升沿可以接受信号，产生翻转。

上升沿触发器输出Q的变化规律：

仅在CP脉冲的上升沿有可能翻转，如何翻转取决于当时的输入D。

(a)逻辑符号(b)时序图图4.7上升沿触发(D触发器)2.下降沿触发

下降沿触发是指触发器只有在CP脉冲下降沿这一时刻可以接受信号，产生翻转。

下降沿触发器输出Q的变化规律：仅在CP脉冲的下降沿有可能翻转，如何翻转取决于当时的输入J和K。逻辑符号(b)时序图图4.8下升沿触发(JK触发器)4.4集成触发器

触发器作为时序逻辑电路的基本单元电路，在数字电路中起着非常重要的作用，随着数字集成电路的飞速发展，集成触发器芯片也出现了许多新的电路系列及品种，本节将讨论几种实用的集成触发器芯片及给出部分常用触发器种类，以培养学生熟悉、掌握触发器的使用。

4.4.1集成触发器使用的特殊问题

使用集成触发器除了要考虑数字集成电路使用的共有问题外，还要注意集成触发器使用的特殊问题。

1.异步置位SD、复位RD端

集成触发器一般均可进行直接置位、复位操作，它们是独立于时钟脉冲的异步操作，因为它的电路结构与前述基本RS触发器相似，所以存在着不定状态，在使用中应尽量避免。

2.最高时钟频率fmax

手册中所给fmax为CP时钟脉冲的最高工作频率，在实际使用时为保证触发器可靠工作，所用CP脉冲频率f一定要小于fmax。

3.建立时间tset和保持时间th

建立时间tset：

触发输入D的建立必须比

CP脉冲上升沿提前一段时

间，这段时间的最小值为

建立时间tset。

保持时间th：触发输入D的

消失必须比CP脉冲上升沿

滞后一段时间，这段时间

的最小值为保持时间th。

图4.9D与CP时序

4.4.2集成D触发器

集成D触发器品种较多，性能、参数各不相同。表4.5列出部分常用及先进D触发器种类。

1.双上升沿D触发器(74)

74是双D触发器，片内二个D触发器具有各自独立的时钟触发端(CP)及置位(SD)、复位

(RD)

端，图4.10示出了逻辑符号及外引线图，表4.6给出了功能表。由功能表看出，前二行是异步置位(置1)和复位(清0)工作状态，它们无需在CP脉冲的同步下而异步工作。其中SD

、RD均为低电平有效。第三行为异步输入禁止状态。第四、五行为触发器同步数据输入状态，在置位端和复位端均为高电平的前提下，触发器在CP脉冲的上升沿将输入数据D读入。最后一行为保持状态。

图4.10双上升沿D触发器(74)(a)逻辑符号(b)外引线图2.双上升沿D触发器(4013)

4013是4000CMOS系列双上升沿D触发器，为主从结构。该芯片与前小节讨论的74触发器相比，同为双上升沿双D触发器，也具有异步置位(RD)、复位(SD)端(高电平有效)，但在使用中要注意电气特性的不同，另外外引线管脚排列也不相同。图4.11双上升沿D触发器(4013)表4.74013功能表

4.4.3集成JK触发器

1.双下降沿JK触发器(113)如图4.12所示，该集成电路内包括两个JK触发器，每个触发器均有异步置位端及独立的CP时钟脉冲触发端，其中置位端为低电平有效，CP为下降沿触发。其功能见表4.9。

图4.12双下降沿JK触发器(113)第一行是异步置位(置1)工作状态，RD为低电平有效，它无需在CP脉冲的同步下而异步工作。第二行到第五行为触发器同步触发状态，在置位端为高电平的前提下，触发器在CP脉冲的下降沿将触发工作。最后一行为保持状态。表4.9113功能表

2.上升沿JK触发器(4095)

4095是4000CMOS系列上升沿JK触发器，逻辑符号及外引线图如图4.13所示，图4.13上升沿JK触发器表4.10是功能表。该芯片JK输入端是带有与门的三输入JK触发器，输入端具有如下关系：

J=J1·J2·J3K=K1·K2·K3

功能表的上三行为异步置位、复位状态，SD和RD均为高电平有效，其中第三行为禁用不定状态。后四行为同步工作状态，CP脉冲上升沿有效。

表4.104095功能表

4.5时序逻辑电路的分析

时序逻辑电路的分析就是要根据已知的逻辑电路图通过分析得出电路输出在输入及时钟脉冲作用下的状态转换规律，进而得出电路的逻辑功能。

4.5.1时序逻辑电路的分析方法

1.时序逻辑电路的分类及状态描述

时序逻辑电路分为同步时序电路和异步时序电路两大类。

在同步时序电路中，所有触发器的状态变化都是同时发生的，它们有一个共同的时钟脉冲CP。

在异步电路中，触发器的状态变化不是同时发生的，各触发器的时钟脉冲可能都不相同，也可能部分相同，触发器的翻转变化是有前后顺序的。

时序逻辑电路的描述主要有状态方程、状态表、状态图和时序图等几种。

2.时序逻辑电路的分析步骤

(1)确定时序电路工作方式:时序电路有同步电路和异步电路之分，同步电路中各触发器的时钟端均与总的时钟相连，即CP1=CP2=…=CP，这样在分析电路时每一个触发器所受时钟控制是相同的，可总体考虑。而异步电路中各触发器的时钟脉冲是不完全相同的，故在分析电路时必须分别考虑，以确定触发器的翻转条件。

(2)写驱动方程:驱动方程即为各触发器控制输入端的逻辑表达式，它们决定着触发器的未来状态。驱动方程必须根据逻辑图的连线得出。

(3)确定状态方程:状态方程也称为次态方程，它表示了触发器次态与现态之间的逻辑关系。状态方程是将各触发器的驱动方程代入特性方程而得到。

(4)

写输出方程若电路有外部输出，如计数器的进位输出，则要写出这些输出的逻辑表达式，即输出方程。

(5)

列状态表状态表即状态转换真值表，它是将电路所有现态依次列举出来，分别代入各触发器的状态方程中求出相应的次态并列成表。通过状态表可分析出时序电路的转换规律。

(6)状态图和时序图状态图和时序图分别是描述时序电路逻辑功能的另外二种方法。状态图是将状态表变成了图形的形式，而时序图即为电路的时序波形图，为了分析直观，这二种形式也是必不可少的。

4.5.2时序逻辑电路的分析举例

1.同步时序电路分析举例

例4.1

分析图4.14所示逻辑电路的逻辑功能。图4.14例4.1逻辑电路解：

(1)电路工作方式:该电路由三个JK触发器和三个与门构成。时钟脉冲CP分别连接到每个触发器的时钟脉冲输入端，此电路是一个同步时序逻辑电路。所以

CP1=CP2=CP3=CP

(2)

驱动方程

(3)状态方程将上述驱动方程代入JK触发器的特性方程

，得此电路的状态方程为：

(4)输出方程

(5)状态表:列状态表是分析过程的关键，其方法是依次设定电路现态，代入状态方程及输出方程，得出相应次态及输出，见表4.11。

通常在列表时首先假定电路的现态为000，得出电路的次态为001，再以此态作为现态求出下一个次态010，如此反复进行，即可列出所分析电路的状态表(如遇状态重复，可重新设定现态，见表中后二行)。

(6)状态图:根据状态表可画出状态图，如图4.15所示。图中圈内数为电路的状态，箭头所指方向为状态转换方向，斜线右方的数为电路的输出参数C。

(7)时序图:设电路的初始状态为000，根据状态表和状态图，可画出时序图如图4.16所示。表4.11例4.1状态表图4.16例4.1时序图图4.15例4.1状态图

(8)

逻辑功能分析:由状态表、状态图、时序图均可看出，此电路有六个有效工作状态，在时钟脉冲CP的作用下，电路状态由000到101反复循环，同时输出端C配合输出进位信号，所以此电路为同步六进制计数器。分析中发现还有110、111二个状态不在有效状态之内，正常工作时是不出现的，故称为无效状态。如果由于某种原因使电路进入到无效状态中，则此电路只要在时钟脉冲的作用下可自动过渡到有效工作状态中(见状态表4.11后二行)，故称此电路可以自启动。

2.异步时序电路分析举例

异步时序电路的分析与同步时序电路的分析基本相同，但由于在异步时序电路中并不是所有触发器的CP端均与总的时钟脉冲相连，所以在分析时要特别注意每个触发器的时钟脉冲的连接方式，这样才能正确确定触发器的翻转情况。

例4.2

分析图4.17所示逻辑电路的逻辑功能。图4.17例4.2逻辑电路

解：

(1)电路工作方式:此电路由三个JK触发器和一个与门组成，其中FF0、FF2的时钟端与总时钟脉冲相连，而FF1的时钟端是独立的，所以此电路是异步时序电路。得：

CP0=CP2=CP，CP1=Q0

(2)驱动方程:

(3)状态方程:

(4)无输出方程:

(5)状态表:在分析异步时序逻辑电路的状态表时，考虑到各触发器的时钟脉冲的触发情况，应加入触发器的CP变化一栏，以便确定各触发器的翻转。表4.12例4.2状态表

(6)状态图和时序图: