一位全加器的设计

一位全加器的设计

1弓l言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1

1.1发展历史与现状，．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．l

1.2研究目的与意义．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2

1.3全加器的发展前景．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2

2设计内容．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3

2.1真值表．．．．．．．．．................................................3

2.210管全加器的电路图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4

2.3导出网表．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5

3电路仿真及分析．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．嘈.....6

3.110管全加器仿真波形．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6

3.210管全加器的功耗和延迟．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6

4参考文献．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7

1引言

由千运算电路的最基本单元是全加器电路，为了能使高速运

算电路功耗更加低，传输速度更快，只能继续研究设计功耗更加

低，性能更加优越的全加器。所以提高高速数字集成运算电路性

能最关键是要全面的优化全加器的性能。在一些全加器设计中，

同或门和异或门构成了全加器的基本构建块，优化基础构建块的

性能可以显著提高整个全加器的性能。实践证明，减少晶体管的

数量可以有效提高全加器的速度，降低功耗，降低传输延迟。

本文提出了一种新型3管同或门和异或门制作的10管全加

器的新颖设计。较少的晶体管数量保证了较小的功耗，而且芯片

面积也可以大大降低，同时保证了较小的传输延迟。对其功耗和

延迟可以利用Hspice软件进行仿真。

1.1发展历史与现状

由千芯片设计以及时代发展的需要，全加器电路经历了多种

不同结构的发展演变。

由28个晶体管组成的是比较传统早期的全加器，虽然在信

号输出方面比较稳定，但是由千存在过多的晶体管所以其功耗和

延迟还有芯片面积都比较大，因此很快在研究过程中被淘汰。

再后来陆陆续续出现了20管的、16管的、14管的等等。并

且功耗和延迟也都逐渐控制得较为出色。

由此我们可以看出全加器的发展趋势是晶体管数目在不断

减少，芯片的面积也越来越小，并且现在研究的重点是如何降低

功耗延迟积。随着学者的研究，在不久的将来全加器的类型及性

能肯定还会有质的飞跃。

1.2研究目的与意义

随着集成电路的应用越来越普遍，人们对电子设备的需求越

来越广泛，这就对如何设计、生产高速、低电压和低功耗的集成

电路或微处理器提出了更高的要求。为了让数字电路整体的功耗

降低，只能对其中的全加器进行性能上的。不同的系统对性能有

着不同的要求，有的要求低电压，有的要求低功耗，或者延时短

和芯片面积小等等。通过理论研究，了解全加器功耗高和延迟大

的原因，然后减少晶体管数量，设计出性能较优异的10管全加

器，利用软件得出全加器性能参数。

1.3全加器的发展前景

从一开始传统的28管全加器到现在要设计的10管全加器，

甚至以后会有更少晶体管数目的全加器，全加器在性能上有了全

面的优化。纵观全加器的发展历程，随着集成电路工艺的发展，

可以清晰地看到芯片面积越来越小，全加器晶体管数目越来越

少，为的就是使功耗延迟积降低。未来的全加器设计肯定会继续

考虑工艺方面的改进，并随着科技的进步，会有传输速度更快，

功耗更小的全加器出现。

2设计内容

2.1全加器真值表：

ABCSUMCOUT

。。。。。

。。II。

。1。1。

。11。1

1。。1。

1。1。1

II。。1

1ll11

如图表所示，由全加器的真值表可以得出逻辑转换式

SUM=(A(t)B)飞＋(A0B)C

COUT=(A0B)B+(A0B)C

其中A、B是输入，C是进位输入，SUM是和输出，COUT是进

位输出。表示异或，表示同或。

由逻辑表达式可以看出，SUM可以经过一个同或门和一个异或门

得到，所以可以设计同或门和异或门来实现全加器的逻辑传输。

2.210管全加器的电路图

SUM=(A@B)飞＋(A0B)C

GOUT=(A0B)B+（示乔）C

B

A

SUM

A

COUT

B

经过多次调试，图中所标MOS管参数比例为此全加器品体管较

优的数值。

观察上图，在设计中首先利用了一个CMOS结构和一个传输门结

构设计了同或门和异或门。

分析由MO、Ml、M2构成的部分，当B输入为1时，CMOS反

相器电路运作，此时Y=A；当B输入为0时，CMOS反相器电路

失效，此时输出Y=A。于是即可得到输出Y=AB。

分析由M3、M4、MS构成的部分，相同原理，当B=l时，Y=A;

当B=O时，Y=A。

当输入A和输入B经过晶体管MO、Ml、M2组成的异或门后，

得到一级输出AB，第一级输出AB和输入C经过晶体管

M6,得到了(AB)C，同时M3、M4、MS组成的同或门的输

出和输入C经过品体管M7,得到了(AB)C,于是就得到了

SUM=(A<it)B)石＋(AOB)C。同理，同或门的输

出和输入C经过晶体管M8得到了CAB)C,同或门的输出和

输入B经过晶体管M9得到了(AB)B,千是就得到了

COUT=(A0B)B+(A0B)G

2.310管全加器电路的网表：

*InverterCircuit

.optionslistnodepost

.libIE:\.soft\hspice\180nmCMOS.lib'I80cmos_models

.GLOBALgnd!vdd!

Vddvdd!01.8

Vssgnd!。。

.SUBCKTinvABCSUMCOUT

*.PIN颐0A:IB:IC:ISUM:OCOUT:O

MOYAgnd!gnd!NIW=l80nL=180n

MlYABBPlW=360nL=180n

M2YBAAPlW=900nL=l80n

M3NYAvdd!vdd!PlW=900nL=l80n

M4NYABBNIW=360nL=180n

MSABNYgnd!NlW=900nL=180n

M6YCSUMSUMPlW=l080nL=l80n

M7NYCSUMSUMNlW=540nL=l80n

M8CNYCOUTCOUTPlW=l080nL=180n

M9BNYCOUTCOUTNIW=540nL=l80n

.ENDS

XIABCSUMCOUTINV

vlAOOpulseO1.82.0lnOnOnSnIOn

v2BOOpulseO1.82.0lnOnOn10n20n

v3COOpulseO1.82.01nOnOn20n40n

clSUMO0.02pFic=O

c2COUTO0.02pFic=O

.measuren·anpXIavgp(Xl)from=Onsto=40ns

.measuretranCOUT_RISE_DELAYTRIGv(A)VAL=0.8vTD=ORISE=l

TARGv(SUM)VAL=0.8vTD=ORISE=l

.measuretranSUM_FALL_DELAYTRIGv(A)VAL=0.8vTD=