高速数据采集系统的设计-毕业论文外文翻译

()外文资料翻译学专

院业

通信与信息工程学院通信工程学生姓名班级学号外文出处

IEEEJournals&Magazines附件：1.外文资料翻译文；2.文原文指导教师评价：．翻译内容与课题的结合度：□优□良□中□差．翻译内容的准确、流畅：□优□良□中□差．专业词汇翻译的准确性：□优□良□中□差4．翻译字数是否符合规定要求：□符合□不符合指导教师签名：朱洪波年4月17日高速数据集系统的设张俊杰，章凤一，叶家骏（上海大学特种光纤和光纤接入教育部重点实验室部，上海200072）\摘：为足雷达信号采集的要求，设计了一种基于PCI总线的12bit100MS/的数据采集系统。该系统可实现6GB数的实时采集存储。可编程逻辑器件控制数据收集，存储和传输使主式的数传输传输速率达到字/秒兆的模拟信号）收集到的信号的信噪比可以达到dB。关词控器;可编程器件抖。1.总随着通信，雷达等领域的快速发展，所需处理模拟信号的带宽和动态范围也越来越大，DAC采速度和精度要求越来越高。高速度和高精度的数据收集所需的储器带宽变得越来越大，因此，如何提高数据存储器带宽已经成为高速数据采集系统设计的瓶颈之一。雷达系统的数据采集系统时钟采样频率要求是至少100兆赫，对至少位DAC分。而现有的计算机系统满足不了雷达系统的实时传输的要求达信号的有用信息只占其中一小部分。如图1因此，只要将有用信息采集和储存，则可实现雷达信号样本实时存储。图根据雷达信号采集和存储的特性，本文设计一个MS/s的数据采集系统。该统采用了PCI总线连接到计算机，数据采集系统利用板卡大容量信息对有用信息进行实时处理，数据采集由系统外部出发信号控制。2.数采卡框整个采集系统分为以下四个部分信号调制部分脉处理模块缓模块，数据传输和触发模块。如图2所。图2.1模信调模拟信号的调制包括：模拟信号前放，信号数控增益，单端转差分布。模模拟信号前置运放采用实输入信号的阻抗匹配及信的低通滤波一个雷达系统中不的雷达站收集扫描目标的雷达信号振幅是不同的，并且为了提高采集系统的信噪比，应使ADC的拟输入信号的幅接近满幅以一个压控增益运算放大器AD603芯加前置运算放大器之后，以调节ADC输入信号的范围。电压控制AD603的益片的模拟带宽在MHz时，益范围-dB一dB。由一片位DAC芯片产生压控芯片的的增益电压，DAC的片选择MAX503MAXIM公出品，芯片数字输入由控和产生。数据采集系统的ADC是由AD公司12位兆赫的芯片模拟信号为45MHz仍然具有dB的信噪比该ADC模信号为差分输入差,从压控增益芯片输出的模拟信号经过单端转差分芯片AD8138连到ADC芯上，从ADC输的12bit数字信号直接连接到FPGA片上。2.2时钟块为了增加所述采集系统的灵活性和通用性，该ADC采样时钟芯片可以是从外部时钟，也可以从内部时钟。采样时钟的选择由板卡跳线器决定。外部时钟通过MA连器连接到电路板上，外部时钟信号为电，由于ADC的样时钟需要平，因此，外部时钟时钟由PECL电平转换芯片MClOELl6连接到时钟选择模块。的部钟是由该系统的数控时钟模块生产。时模块选择频率合成器是NC。时钟输出的范围在兆赫至兆之间，用于输信号，可直接连接到ADC的样时钟。该频率合成器的时钟输出可被芯片的位数字信号控制精调节输出时钟精度至1兆兹数字信号由FPGA控。在数据采集系统中，特别是在高速数据采集系统，该时钟是一个非常重要的信号不同时钟抖动差较大当集系统的输入模拟信号带宽较大时在计算采集系统的信噪比时钟抖动不能被忽略。量化噪声的因素也需要考虑，位的，当输入信号的频率为MHz时信噪比和采样时抖动曲线如图3示横标为对采样时钟抖动，y坐为采集系统的信噪比。从图3中以出，为使ADC的集系统的信噪比大于50，采样时钟抖动必须控制在10ps以，否则，在所造成的外部时钟动会降低的能。本系统中采用片，输出时钟抖动峰最大值为，时钟抖动均方根为10左右满足系统的设计要求。如果要使用外部时钟，必须选择具有低抖动外部时钟源。图2.3高数缓模块高速ADC数据存储由司生产的Cyclone芯控。如图的逻辑结构数据采集系统使用MICRON公的片MT48LC4M16A2SDRAM并作为系统的片上存储器。并联SDRAM内位宽为32位16的量MHz的时钟频率。比的芯片的SDRAM的片具有更高的工作速度，容量更大，为系统提供了设计的灵活性。为了改善的SDRAM的输带宽SDRAM控器突发长度length)为，个突发长度是除整页的读写的最大突发长度。从高速12位ADC过来100MHz的号在触发使能信号有效时由写控制模块把ADC数流的位宽扩展l倍扩展后的比特采样数据写FIF0中当存储器读控模块检测到在存储数据深度得到大于8时从剩余的FIFO8个24bit位数据读出，并使用（WB总将据传送到SDRAM制器，由SDRAM控器把该数据写入外部的芯然部芯的数据总线宽度为位实使用只有位就是理论上的SDRAM总传输带宽为300MB秒。考虑到SDRAM的新和突发传输开销，实际上可以实现200MB/，而ADC的样数据传输带宽为150MB/，因此，这足以满足制器实时采样数据存储。存FIF0的容量为KB24位SDRAM操作包括SDRAM的新读和写入操作，由于从存储控制模块输出的数据没有被存储在实时的SDRAM中所以使用存FIFO完的数据存储速度匹配和数据存储在FPGA片中暂存。存储器读控模块负责向SDRAM控器发起突发写操作，由于控制器采用突发传输操作，所以每次控制模块必须向SDRAM存器发送一块16个样据），这需要传的数据的量必须16的数，也符合实际需求。为了提高WB写总线的传输性能，存储器读控制模块一次检测到在存FIFO中数据的存储量大于或等于一个块，启动B总线操作。在整个数据采集系统SDRAM以形式存储采样数据，提高了使用的S的率，简化了系统的逻辑设计。2.4数传和发模使用AMCC司的PCI主控器件s5933输采样数据到计算机的内存中。是种特殊的功能非常强大的，灵活运用总线的控制器芯片。它完全符合PCI局总线规范不仅可以做线从设备并且可以做总主设备进行数据传输。拥有三个接口：PCI总接口，ADDON总线接口和外部参配置界面。PCI总接口和连接到该PCI总的计算机的插槽相连。计机与用户端可以通过ADDON总接口的FIF0通THRU通进行相互通信总通过使用PATH.THRU渠实现和客户信息的交互客户端利用FIFO道把本地存储数据通过计算机的线传递到计算机内存中计机使用的PASSTRU操控制FPGA的部寄存器。当计算机发出的PCI地址落在PASSTHRU定的某个区中时，过PTATN的—TRU控制及译码逻辑发请求PATH控制与译码逻辑根据PTADR信号判断本次操作是读作还是写操作，利用PTADR信号获本次—THRU操的地址信息(该地址存放在s5933的PATH—TRU地寄存器内部FPGA使PATH-THRU地址信息对应的解码操作，选通内部不同的寄存器：根据计算机收集到的模拟信号最大数值，通过数控增DAC寄器使ADC的拟信号输入是接近全振幅。通过ADC采时钟寄存器设定采时钟工作（如果使用内部时钟频率）。（3设置需收数据的总量：数据总量为的寄存器，足以满足现有的雷达系统的需要，总数据寄存器必须是16的数。通过模式配置寄存器设置ADC高速数采集系统的操作模式：设置ADC的部触发信号触发模式（电平触发或边沿触发），设置A采信号的软件触发或硬件触发（即外部触发），可以控制ADC采样。设置触发延迟时间：雷达系统的采样时间触发延时可以通过寄存器进行设置根据触发模块触发条件样的数据量和单次触发采样数量产生触发使能信号信号相当于存写能信号。计算机使用PCI主块FIF0通实现采样数据到计算机内存的自动传输。内的FIF0道写操作由完操由内部控制器完成旦测到S5933WRFULL信号信满信号是效的或主块写道不满时则从非空传双时钟FIFO读数据，并写入到的PI模块的写的据通道高速缓存块数记录SDRAM控器面有多少数据块要发送，在写入数据的一个块中，SDRAM的速缓存块数上升读取从SDRAM数的一个块速缓块是减去。传双时钟FIFO的控制由传读控制逻辑完成。传读控制逻辑，传双时钟FIFO的控制由传读控制逻辑完成。传读控制逻辑只有在采集数据没有传输完毕且传双时钟FIF0非时，才启动wb读线作，从SDRAM缓区读取一个据块并把该数据块写入传双时钟中。总线仲裁模块实现wb写总线与读线的仲裁，其采用固定优先级的方式，写线的优先级比wb读线的优先级高，保证采样数据的实时本地存储。3.软设为了提高数据传输速率，并降低了PU源占用，数据采集是通过使用PCI主动控制方式来实现数据到计算机内存的传输于S5933芯单次传输数据的最大数量所以如果你想连续发送大于MB的据，则需要多次启动主模式数据传输。在数据传输的过程中，不行过程控制。软件首先执行总扫描，获得芯片占用配置的空间地址，然后向操作系统申请用于收集数据被传递到计算机的存储器的物理空间，并且将该地址映射到s5933PCI主备的物理空间。然后软件配置S5933芯内寄存器，包括DMA输数据量和总传特性等寄存器，并且可以使s5933PCI主操作。S5933待FPGA发采集数据，如果S5933内写芯片的通道不为空，则发起总线操作把数据传递到计算机内存中根据实际雷达需求通过s5933的作对FPGA内相关寄存器进行配置置据采集系统相关参数触发使能FPGA数。雷达信号的数据采集和存储由硬件自动完成，当采样数据到达S5933单数据传输量时，S5933计算机申请一个中断软件在中断处理程序完取样数据的读取和库存操作并且对采样的数据进行了相应的处理，例如变换。在计算机进行多次DMA数传输参数设置期间，数据采集卡的大容量的高速缓存以确保样本数据存储的无损失。性能析测试在本文中，数据采集系统的采样频率为兆到兆赫，可以动态地按1兆Hz步进行调整。采集系统来支持多个外部触发模式，外部触发方式由可编程逻辑器件动态设计。板卡内置的32内储器决定了有用信息的采集时间，在采样频率100赫时，有用信息获取时间可以达到该采集系统可实时传输的数据量受可编程逻辑器件寄存器的大小的和计算机内存的大小限制，该系统采用了位存器，能够传输的数据理论总量为2个样点，即GB。设计的数据采集系统经过测试PCI传速度是60/s（多次DMA数传输），在兆赫的工作率下为了实现雷达信息的实时采集达统的扫描周期与有用信息采集时间之比应该大于本统涉及的雷达有用信息采样时间为μs雷达扫描周期为us因此，在本文中，高速数据采集系能够满足雷达系统的实时存储和传输的需求。测试表明系信噪比超过分兆的模拟信号达统能够满足需求的性能。.束在本文中根据雷达信号的特性完成高速数据采集系统的设计系统可以完成实时雷达信号的采集和存储，该系统的性达到了雷达的需求。由于采用可编程逻辑器件，所以该系统能够满足其他场合的需要。参文[1]张蕴玉、王元祥、胡修林．高速数据采集系统中的存储瓶颈问题及其解决[J]．微计算机应用2007，28(6)：613．[2]张杰崇尉悦等速数据采集系统时钟抖动研究[J]中国科学术大学学报2005227231．[3]DaltND．onJitterRequirementsoftheSamplingforAnalog-t0-DigitalConveners[J]．oncircuitsandsystems2002，：1354-1360．[4]陈燕，王东辉·张铁军，等．基于WISHBONE的可兼容存储器控制器设计[J]·计算机工程，2006，：240-242．[5]张，刘寄，伍卫华·基于的高速数据采集卡控制设计[．重庆大学学报，，：69—73．ZhangYiYeJun(Specialopticalandtotheministryoflaboratoryofuniversity,Shanghai200072)t:

totherequirementsofsignalacquisition,designabit100collectionsystemPCIsystemcanrealize6GBofdatareal-timecollectionlogictotransmission.PCIusingmode,ratereached60MB/s,theratiotheat55dBMHzKeywordsthePCIcontroller;Programmabledevice;jitter.SummarizeWiththerapidofcommunication,andotherdealwithbandwidthanddynamicrangeismoretheDACprecisiondemandishigherhigher.speedprecisionthebecomingandmoretherefore,howimprovedatabandwidthacquisitiondesign.systemofdataacquisitionclockfrequencyisMHZ,foratleast10bitDACfrequency.WhilethetherequirementofthetransmissionofButradarsignalmakeonlypartthem.Asin1,therefore,longcollectionandstorageusefulcanrealizethereal-timeradarsignal1Accordingtotheofradarsignalcollectionstorage,dataacquisitionThethePCIarethelargecapacityacquisitionbythecardinformationusefulforinformationacquisitionsignalcardThecollectionsystemisdividedintothefollowingfourparts:Partanalogclockmodule,Datamodule.Asshownfigure2.22.1signalmodulationAnalogbeforetheanalogsignalcontrolanddistribution.preinputsignalofrealizedusingAD9631low-passfilteringsignal.Inradarsystem,scanningtargetanddifferentradarsignaldifferent,inorderthesignal-to-noiseratioofacquisitionmakethesimulationofADCsignalamplitudeistofullSoaftervoltage-controlledgainamplifierAD603therangeofADCinputVoltagecontrolledgainunder90MHz,itsscopeofgain-11dB30dB.Thecontrolofchipisbya8bitDAC,DACselectMAX503MAXIMthedigitalinputisproducedbytheFPGAcontrolandchips.acquisitionsystemoftheADC12bit100MHzofADsignal45MHzaratioofADCsignalfordifferentialinput,thevoltagecontrolledgainsingle-endedanalogsignalsdifferencechipconnectedtoADCchip,bitADCdigitalconnected2.2IntoacquisitionthesamplingclockchipbefromfromtheinternalchoiceofthesamplingclockistheboardwireThroughSMAconnectorisconnectedtotheexternaltheexternalsignalintoADCsamplingneedtothereforetheexternalclockbylevelconversionMClOELl6connectedtotheTheADCinternalclockproducedbymoduleofthesystem.NCclockThedeviceclockthe25MHz400forPECL,bedirectlyconnectedtoADCsamplingclock.Theofsynthesizer11digitalcanaccuratetoadjustoutputclockprecisionlMHz.11signaldataacquisitionsystem,insystem,clockaveryimportantletter.Differentclockjitterlarge.inputbandwidthisjittersignal-to-noiseratioofthesystembeThequantizationnoiseintoconsideration"1,rightInthe12bitADC,theisMHz,signal-to-noiseclockin3,theofclockycoordinateforthesignal-to-noiseofthebefigure3,toADCsystemtonoiseratiogreaterthanclockmustwithinps,losstheexternalwilltheperformanceoftheinthisclockjitterpeakmaximum25ps,jitterRMS10meetsofIfwantusetheexternallowofclock32.3HighspeeddatamoduleADCstorageisaCycloneFPGAcontrol.Logicalinfigure4DatasystemMT48LC4M16A2SDRAM2upasaofmemory.ParallelSDRAMwideis32bit,ofMB,theclockfrequencyofMHz.SRAMchipSDRAMhavehigherworkingspeed,providesflexibilityforsystemInordertransmissionbandwidthSDRAM,thebreakinglengthofSDRAMcontroller(burstlength)Theburstintothefullpageread/writetheburstbitADCcomeMHztriggersignalwrittendepositoftheADCdataflowcontrolextendtheltimes,extendedbitsamplingdatatosavememorycontroldetectsthattheinFIF0getsreadtheremainingFIFOand24bitwishbone(wb)14busdatatransfertotheSDRAMbythedatatotheSDRAMSDRAMAlthoughchipbuswidthis32bit,theuseofonly24bit,SDRAMbusMB/s.refreshoverhead,actuallycan200MB/s,andADCsamplingdatabandwidthisMB/s,istosatisfyreal-timesamplingdataSDRAMcapacityof2widebit.actionsincludeSDRAMrefresh,readandoperations,storagemoduleoutputisstoredinreal-timeSDRAM,FIF0completespeedandwithintheFPGAcontrolmoduleisresponsibleforSDRAMcontrollerbywrites,SDRAMcontrolleradoptsburstsomodulemusttransmittedtoSDRAMasamplingdata(16),ThisrequiresADCtransfertheamountdatathatbeinof16,alsotoactualInordertoperformanceofwboncemodulestoragedatainthegreaterthanequaltoblock,startthebusInentiredatasystem,SDRAMisstoredintheformofsamplingefficiencyoftheuseofSDRAM,simplifieslogicof2.4andtriggerAMCCcompanys5933PCIdevicesthekindoffunctionisstrong,flexiblePCIcontrollerchip.ItthePCIlocalbusspecificationl,candobusdevice,andcanbusmasterfortransmission.threebusADDONandexternalNVRAMThePCIbusandconnectedPCIbususertheADDONbusinterfaceofFIF0PATHTHRUtocommunicatewithbusbyusingTHRUClientFIFOthroughbusmemory.s5933PASS.TRUoperationcontrolofFPGAputerPCIaddressTHRUdefineazone,s5933tothePATHofFPGA-TRUanddecodinglogiccontrolPATH-TRUanddecodinglogictodeterminetheoperatingPATH-signalsTRUorwriteoperation,obtainPATH-THRUoperatingaddressstoredins5933-TRUregisters).FPGAPATH-THRUaddressforthedifferentregisters.s5933PASS.TRUoperationcontrolofFPGAputerPCIaddressTHRUdefineazone,s5933tothePATHofFPGA-TRUanddecodinglogiccontrolPATH-TRUanddecodinglogictodeterminetheoperatingPATH-signalsTRUorwriteoperation,obtainthePATH-THRUoperatingaddressaddressstoredins5933-TRUregisters).FPGAPATH-THRUaddressforthedifferentregisters.tosignalscollected,throughncgainDACregisterADCinputinputisfullamplitude.theADCsamplingclockADCclock(ifclockfrequency.setADCgatheramountofdatavolumefor32-bitregisters,needsoftheexistingtotaldataregistersmustmultipleof16.theconfigurationsettingtheoftheADChigh-speeddatasystem:settheADCexternalsignalmode(leveltriggerADCsamplingsignalstriggertrigger(thattheexternaltrigger),cancontroltheADCsampling.setsthedelayperiod:radarsystemtriggerdelayofsamplingtimebesettheTriggeraccordingtriggercondition,amountandtriggersamplingtheequivalentFIF0writeenablemainmoduleFIF0automaticsamplingdatatheS5933FIF0withinwriteoperationsperformedFPGA,thereadoperationbycontrollerOncedetectedWRFULLtranscriptionmodule(F1F0channelfullinvalid,ormodulechannelsisnotfull,theclocktheairborne,andthewrittenmainFIFOwrittenCacherecordSDRAMcontrollerinsidehowbetransmitted,inatheSDRAMblocknumberl,adatafromSDRAM,l.Doublecapacityof2ratedatabufferimplementation,readingandwriting.PreachdualclockFIFOwritecontrolreadcontrollogic.readonlyintocompletelogicclockisfullwbbusadatabufferanddataintothedualWishbonebusarbitrationmodulewbanditwithpriority,busprioritythanreadpriority,guaranteethereal-timesamplingdesignIntoimprovetransmissionandreducingthenumberofresources,wayofdatatheHoweverbecauses5933singlemaximumamountdatatransferredsoifyouisthanofthenthemainforInprocessofdatatransmission,doesnotcarrycontrol.Softwarebusfirst,obtainPCIspaceandapplytosystemforgatheringphysicalmemory,addressistophysicalspacedevices.ThensoftwareconfigurationS5933internalregisters,includingtheDMAtransferdataamountandPCIcharacteristicsasandmakes5933PCIwaitingforFPGAsendifs5933writenotarelaunchingbusoperationpassthetoTRUtotherequirementsofradaroperationonFPGArelatedconfiguration,setofdataandmakeFPGAdatacollection.Radarsignaldataacquisitionandofthesamplingreachess5933datatransmissionamount,aninterruptforcomputer.Softwareintheandinventoryoperations,datacarryontheprocessing,suchastransformation.IntheduringtheformultipleDMAtransmission,datacardlarge-capacityensurethesampledatawithoutlossofstorage.Performanceandt