聊城大学2017年《计算机组成原理》课程期末试题（1）及评分答案

《计算机组成原理》试题1填空题（共12题20空，每空1分，共20分）在一个四级流水线中，分别完成取指、译码取数、执行、回写结果4个过程。假设完成各步操作所需要的时间分别是T1=70ns﹑T2=70ns﹑T3=50ns﹑T4=40ns。则该指令流水线的时钟周期至少为 。浮点数进行加减运算的过程为 、 、、舍入和判溢出。浮点数X=-11.011*2100， （填是或否）为规格化数。已知X=-0.1010，[X]原=、[X]补=、[-X]补=。寄存器间接寻址方式中，操作数的有效地址存放在___________________。补码定点数加减运算采用双符号位判断溢出，当两个符号时没有溢出，溢出。在集中式总线控制方式中，对链路故障最敏感的是。已知某机微指令字长为48位，共有38个控制信号构成4个互斥类，分别含4个、15个、13个、6个微命令，微指令采用水平型格式，微指令中的控制字段至少为 位。由64K×1的2164RAM芯片（4个128×128阵列）构成128K×8存储器。若采用集中刷新方式，设读写周期T=0.1μs，存储器刷新一遍至少需要时间。在定点补码一位除法（加减交替法）中，若上次商0，则本次应与 求累加和。微指令控制字段的编码方式主要有、、等。奇偶校验码是典型的检错码，能检出 位错。设信息位为0101010（低位），则奇校验码字位为 。单项选择题（共20题，每题2分，共40分）题号1234567891011121314151617181920答案在补码不恢复余数除法中，（）。A．余数为正商1，为负商0 B．余数为正商0，为负商1C．余数与除数同号商1，异号商0 D．余数与除数同号商0，异号商1减少指令中地址码个数的办法是采用（）。A．寄存器寻址 B．寄存器间址 C．变址寻址 D．隐地址在微程序控制方式中，一条机器指令通常对应（）。A．一个微命令 B．一个微操作 C．一条微指令 D．一段微程序在同步控制方式中，各操作（）。A．由统一时序信号控制 B．由CPU控制 C．按需分配时间 D．用异步应答实现衔接CPU响应中断请求是在（）。A．一个时钟周期结束时 B．一个总线周期结束时 C．一条指令结束时 D．一段程序结束时在中断周期中，不能由中断隐指令完成（）。A．保护断点 B．硬件关中断 C．保护现场 D．中断服务程序人口地址送PC冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是（）。 A．指令操作码的译码结果 B．指令和数据的寻址方式 C．指令周期的不同阶段 D．指令和数据所在的存储单元在CPU中存储当前正在执行的指令的是（）。A．程序计数器PC B．指令寄存器IR C．地址寄存器AR D．数据寄存器DR在浮点加减运算中,对阶的原则是（）。A．大阶向小阶对齐 B．被加数向加数对齐 C．小阶向大阶对齐 D．加数向被加数对齐因为转移引起的相关是（）。A．结构相关 B．数据相关 C．控制相关 D．资源相关单级中断系统中，中断服务程序执行顺序是（）。I、保护现场 II、开中断 III、关中断 IV、保存断点V、中断事件处理 VI、恢复现场 VII、中断返回A．I、V、VI、II、VIIB．III、I、V、VIIC．III、IV、V、VI、VIID．IV、I、V、VI、VII转移指令采用相对寻址，由三个字节组成，第一字节为操作码字段，第二、三字节为相对位移量字段（补码表示），且数据在存储器中以低字节地址为字地址的存储方式。假定取指令时，每取一个字节PC自动加1。若某转移指令所在主存地址为200D，该转移指令成功转以后的目标地址240D，则相对位移量字段第二、三字节的内容分别为()A．00H，25H B．25H，00H C．25H，FFH D．37H，00H当浮点数阶码采用双符号位移码表示时，下列表示浮点运算溢出的是（）。A．00 B．11 C．01 D若阶码为四位，用补码表示；尾数8位，用原码表示，其中均含一位符号位；以2为基数。则下列错误的是()。A．可表示的最大正数为28×（1-2-7） B．可表示的最大正数为27×（1-2C．可表示的最大正数为27×（1-2-8） D．可表示的最大正数为215×（1-2-下述I/O控制方式中，主要由程序实现的是（）。A．PPU(外围处理机)方式 B．中断方式 C．DMA方式 D．通道方式下列器件中存取速度最快的是（）。A．Cache B．主存 C．寄存器 D．硬盘某SARM芯片，其存储容量为16K×8位，该芯片的地址线数目是（）。A．16 B． 14 C． 8 D．设寄存器内容为10000000，若它等于-128，则为（）。A．原码 B．补码 C．反码 D．移码。相对寻址的条件转移指令功能是当转移条件成立时将指令中的地址码送入（）。A．PC B．地址寄存器 C．累加器 D．ACC假设某计算机的存储系统由Cache和主存组成，某程序执行过程中访存1000次，其中访问Cache缺失（未命中）50次，则Cache的命中率是（）。A．5% B．9.5% C．50% D．95%综合题（共5题，共40分）15121110976540OPMsRsMdAd1．（5分）某机主存地址空间大小为128K×16位，按字编址，采用指令字长和存储字长相等，指令各字段定义如下：该指令系统最多可包含多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器MAR和存储器数据寄存器（MDR）至少各需多少位？若MD为直接寻址方式，可寻址的最大空间为多少？2．（10分）设X=0.1010，Y=-0.1101，用补码一位乘求X*Y。3．(5分)设某计算机的Cache，已知Cache容量为16KB，主存容量为2MB，每个字块有8个字，每个字有32位：(1)若采用4路组相联映像写出主存地址格式，并标出各字段的长度；(2)若采用直接映像，写出主存地址格式，并标出各字段的长度。4．(10分)设CPU共有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平有效），用R/W#作读写控制信号（高电平为读，低电平为写）。用2K×8b的RAM设计从9000H开始的6K×8b的存储器，要求：（1）指出选用的存储芯片数量；（2）写出各芯片的二进制表示的地址范围；（3）画出存储芯片与CPU的连接。第5题图第5题图5．(10分)模型机数据通路结构如上图所示，减法指令“SUB R0, @X”（间接寻址）的功能为：（R0）-（（X））→R0。下面给出了指令取指和译码阶段每个节拍的功能，请按下面描述方式列出指令执行阶段每个节拍的功能。节拍 功能C1 (PC)→MARC2 M(MAR)→MDR,(PC)+1C3 (MDR)→IRC4 指令译码《计算机组成原理》试题1填空题（共12题20空，每空1分，共20分） 70ns 对阶、 尾数加减、规格化 否[X]原=1.1010、[X]补=1.0110、[-X]补=0.1010。寄存器相同不同链式查询 14 位12.8μs 除数的补码 直接编码、字段直接编码、字段间接编码 1（或奇数） 00101010 单项选择题（共20题，每题2分，共40分）题号1234567891011121314151617181920答案CDDACCCBCCABBBBCBBAD综合题（共5题，共40分）15121110976540OPMsRsMdAd1．（5分）某机主存地址空间大小为128K×16位，按字编址，采用指令字长和存储字长相等，指令各字段定义如下：该指令系统最多可包含多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器MAR和存储器数据寄存器（MDR）至少各需多少位？若MD为直接寻址方式，可寻址的最大空间为多少？解：由OP为4位，24=16，故该指令系统最多可包含16条指令；由RS为3位，23=8，故该计算机最多有8个通用寄存器；由计算机主存地址空间大小为128K×16位，按字编址，217=128K得存储器地址寄存器MAR为17位，存储器数据寄存器（MDR）至少需16位；Ad为5位，若MD为直接寻址方式，可寻址的最大空间为为25=32字2．（10分）设X=0.1010，Y=-0.1101，用补码一位乘求X*Y。解：[X]补＝00.1010 [Y]补＝1.0011 [-X]补＝11.0110(1分)部分积 乘数 说明000000 0011001010 ＋[X]补001010000101 0001 联合右移一位001010 ＋[X]补001111000111 1000 联合右移一位000000 ＋0000111000011 1100 联合右移一位000000 ＋0000011000001 1110 联合右移一位110110 Y为负数，＋[－X]110111（8分）[X×Y]补＝1.01111110X×Y=-0.10000010(1分)3．(5分)设某计算机的Cache，已知Cache容量为16KB，主存容量为2MB，每个字块有8个字，每个字有32位：(1)若采用4路组相联映像写出主存地址格式，并标出各字段的长度；(2)若采用直接映像，写出主存地址格式，并标出各字段的长度。解：(1)主存容量2MB，需要21位地址：221=2MCache容量16KB，需要14位地址：214=16K块长：8字×32位/字＝32×8位＝32字节块内地址需为5位：25=32又Cache采用4路组相联映像，即组内的块数为4块，需2位地址：22=4因此组地址：14－2－5＝7（位）主存高位地址标记：21－7－5＝9（位）字段主存高位地址组号块内字地址字节位数7r=2c'=7B=32（3分）(2)因此块地址：14－5＝9（位）主存高位地址标记：21－9－5＝7（位）字段主存高位地址块号块内字地址字节位数7c=9B=32（2分）4．(10分)设CPU共有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平有效），用R/W#作读写控制信号（高电平为读，低电平为写）。用2K×8b的RAM设计从9000H开始的6K×8b的存储器，要求：（1）指出选用的存储芯片数量；（2）写出各芯片的二进制表示的地址范围；（3）画出存储芯片与CPU的连接。解：1）×＝3片（2分）2）3片2K×8位的芯片地址范围A15A14A13第一片2K×8b芯片100100……第一片2K×8b芯片 ……100101……1第二片2K×8b芯片100110……第二片2K×8b芯片 ……100111……1第三片2K×8b芯片101000……第三片2K×8b芯片 ……101001……1（3）存储器片选逻辑图（6分）（6分）5．(10分)模型机数据通路结构如上图所示，减法指令“SUB R0, @X”（间接寻址）的功能为：（R0）-（（X））→R0