2023年EDA实验报告新编

EDA实验报告实验一:组合电路的设计Mux21a实体Mux21a实体Mux21a结构体ENTITＹmuｘ２1ａISPORT(ａ，b:INBIＴ;s:IＮBIT；ｙ:OUTBIT);ＥNDENTＩTYmｕx２1a;ＡＲCHＩTECTUＲＥoneOFmux２1aISSＩGNAＬｄ，e：BIT;BEGIN d<=ａＡND(NOＴS); e＜＝bANＤs;ﻩy<=dORe;EＮＤAＲＣHITECTURＥｏne;Mux２1a仿真波形图以上便是２选1多路选择器的VＨＤL完整描述，即可以当作一个元件ｍux21ａ。mｕx21a实体是描述相应的逻辑图或者器件图，图中a和b分别是两个数据输入端的端口名，s为通道选择控制信号输入端的端口名,ｙ为输出端的端口名。Mux21ａ结构体可以当作是元件的内部电路图。最后是对仿真得出的ｍux21a仿真波形图。实验二:时序电路的设计实验内容D触发器的VHDL语言描述，它的程序如下：LＩBRARYIEEE;D触发器UＳEIEEE．ＳＴD_ＬOＧIC_１16４．ＡＬL；D触发器ＥNTIＴYDFF1ＩSＰＯRT(CLK：ＩNSＴD＿LOGＩC;D:INSTD_ＬOＧIC;Q:OＵＴSTD＿LOGIC);END;AＲＣHＩTEＣTUREbｈｖOFDFＦ1ＩSＢEGINPROCEＳS(ＣＬK)BEGIＮIＦCLK'EVEＮTANDCLK='1'THEＮQ<=D;ENDIF;ENＤPRＯCESS;ＥNＤbhv；D触发器的仿真波形图最简朴并最具代表性的时序电路是D触发器，它是现代可编程ASIC设计中最基本的时序元件和底层元件。D触发器的描述包含了VＨDL对时序电路的最基本和典型的表达方式,同时也包含了VHDL中许多最具特色的语言现象。D触发器元件如上图所示，其在ｍax+pｌus2的仿真得出上面的波形实验三:设计含异步清零和同步时钟使能的加法计数器实验内容一个带有异步复位和同步时钟使能的十进制加法计数器，它的程序如下：ＬIBRARYＩEEE;USEＩEEE.STD_LOGＩＣ＿11６４.ＡLL;USEＩＥEE.STD_LOGIＣ_UNSIＧNEＤ.ALL;EＮTIＴYCNT10ＩSＰORT(CLK,RST，ＥN:INSTD_ＬOＧIＣ;CＱ:OUTSTD＿ＬOGIC＿VECTOR(3DOWＮTＯ0)；COＵＴ:OUTSＴD_LＯＧＩC);ＥNDＣNＴ1０;ARCHITECTUREbｅhavＯFCNT10ISＢEGIＮPROCＥSS(CLK，ＲST,EN)ＶARＩABLECQI:STD_LOＧIC_VECTＯR(３ＤＯWNＴO0);BEGINＩFRSＴ=＇1'ＴHENＣQＩ:=(OTHERS=>＇0');--计数器异步复位ＥＬSIFCLK＇EVEＮTANDCLK='1'THＥN--检测时钟上升沿ＩFEＮ='1'ＴＨEＮ--检测是否允许计算(同步使能）ＩFCQＩ<9THENＣQＩ:=CQＩ+1;－-允许计数,检测是否小于9ELSECQＩ:=(OTHＥRS=＞＇0＇）;－-大于9,计数值清零EＮDＩF；ENＤIF;EＮDIF；IFCＱI=9THＥNＣOUT<='1＇；--计数大于9，输出进位信号ELSECOUT<＝'０＇;ＥNＤIF;CＱ＜=CＱI；--将计数值向端口输出ENDＰＲＯCEＳS;ENDbehav;加法计数器的工作时序程序说明RＳT是异步清信号,高电平有效;ＣLK是锁存信号；D[3..０］是４位数据输入端。当EN为＇1＇时，多路选择器将加1器的输出值加载于锁存器的数据端；当ＥN为＇0'时将"0000＂加载于锁存器.实验四：用原图输入法设计8位全加器实验内容：完毕半加器和全加器的设计。实验目的：熟悉运用max+plｕs2的原理图输入方法设计简朴组合电路，掌握层次化设计的方法。半加器的原理图如下半加器的时序仿真波形如下：将半加器的原理图选择File中的CreateDefaultSymｂｏl项，此时即将当前文献变成了一个包装好的单一元件,并被放置在工程途径指定的目录中以备后用。H＿ａdｄｅr一位全加器的VHDL描述，它的电路图如下1位全加器的时序仿真波形如下一位全加器可以由两个半加器和一个或门连接而成。8位全加器设计原理图八位全加器的波形仿真如上图实验五:用原理图输入法设计较复杂数字系统实验目的:熟悉原理图输入法中74系列等宏功能元件的使用方法,掌握更复杂的原理图层次化设技术和数字系统设计方法。实验内容：完毕2位十进制频率计的设计，并进行仿真测试，给出仿真波形。实验原理图:时序仿真波形图：实验分析：F_ＩN是待测频率信号，CNＴ_EＮ是对待测频率脉冲计数允许信号CＮT_ＥN高电平时允许计数,低电平时严禁计数。仿真波形显示,当ＣNT_EＮ为高电平时允许cｏnter８对Ｆ_IN计数,低电平时ｃoｎtｅｒ8停止计数,由锁存信号LOCK发出的脉冲,将ｃonter8中的二个4位十进制数锁存进7４374中，并由7437４分高低位通过总线H[6..0]和L[6..0]输给7424８译码输出显示，即测得的频率值。此后由清零信号CＬR对计数器cｏnｔeｒ8清零，以备下一周期计数之用。实验六：七段数码显示译码器设计实验目的：学习7段数码显示译码器设计,学习VHDL的ＣASE语句应用及多层次设计方法。实验内容：7段数码的程序和其波形方真，它的程序如下：LIＢＲARＹＩＥEE;ＵSＥIEＥＥ．STD＿ＬＯＧIC_1164.ALＬ；ＥNTIＴＹDecL7SISPＯRＴ(Ａ:IＮSＴD＿LOGIC_ＶECTOR（3DＯWNＴO0）;LＥＤ7Ｓ：ＯUTSTD_LOGIC_VECTＯR（6DOWNＴO０）)；EＮD；ARCHITECTUREoneＯＦDｅcL7ＳISBEGINPROＣESＳ(A)BEGＩＮCASEＡ(3ＤOＷNTO0)ISWHEN"0０0０"=＞LED7S<="0１１1111"；--X"3Ｆ"'0WHEN"０001"=>LED7S<="0０00110";-－X"0６"'１WHEＮ"0０10"＝>ＬED7S＜="101１0１１";--X"5B"'2WＨEN"00１１"=>LＥＤ7Ｓ<="１0０111１＂;--X"4F"＇3WHEN"01０0"=＞LＥＤ７S<＝＂１1001１0"；－-X＂66"'4WＨEN＂０101＂=＞ＬED7S＜＝"１1011０1";--X＂6D＂'5WHEＮ"０110"=>ＬED7Ｓ<=＂１111101";--X"７D"'6WＨＥＮ"0１11＂＝>LEＤ7Ｓ<="０00０111"；－－X＂07"'7WHＥＮ＂1000＂=>LEＤ7S＜＝"１11１11１";－-X"７Ｆ＂'8WHEN"１001＂=＞LED７S<="110１1１1";－－X＂６F"'9WHＥＮ"1010＂＝＞LEＤ7S<="１１10111";--X"7７"'10ＷＨEＮ"10１１"=>LED7Ｓ<＝"111１１0０"；-－X"７C"＇11ＷHEN"1100"＝>LED7S<＝"０１１１00１";--X"3９"'12ＷHＥＮ"1１01"=>LＥＤ7S<=＂１01111０";--X＂５E"'１3WＨEN"1110"=>LEＤ7S<="1111００１＂;--X"79"＇14WＨＥN"1111"=>LED7S<="1110０01＂；－－Ｘ"７1"'15WＨＥNOTＨERS=＞NULL;ENDCASE;ENDPRＯCＥSＳ；END；7段译码器仿真波形实验七:数控分频器的设计实验目的：学习数控分频器的设计、分析和测试方法实验原理:数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完毕的，方法是将计数溢出位与预置数加载输入信号相接即可。当输入输入不同的CLK时钟频率和预置值Ｄ时得不同FOＵT电平它的程序如下：LIBRARYIＥEE；UＳEIEEE.STD_LOGIＣ_1164.ＡLL;UＳＥＩEEE.STD_ＬOGIC_UＮＳＩGＮED．ALＬ;ENTITYDＶFISPOＲT(CＬK：ＩＮＳTD_LOＧIC;D:ＩNSTD_LOGIC_VECTOR（7DOWＮTO０)；FOＵT:ＯUTSTD_LOGIC);ENＤ；AＲCＨIＴＥCTURＥｏneOFDVFISSＩGNALＦULＬ:ＳTD_ＬＯGＩC;BEGＩNP_REＧ:ＰRＯCESS(ＣLK)VAＲIABLECＮT8:ＳTD_LOGIC_VEＣＴOＲ(7DOWＮTＯ0）;BEGINIＦCLK＇EVENTＡNDCLK='１'THＥNIFCNT8="11111111"THＥNCNT8:=D；－－当ＣNT８计数计满时，D被同步预置给计数器CNＴ8FUＬＬ＜＝'1';-－同时使溢出标志信号ＦＵLL输出为高电平ＥＬSEＣＮT8:＝CＮＴ8+1；--否则继续作加１计数FＵLL＜=＇0'；－-且输出溢出标志信号FUＬL为低电平EＮDIF; ENDIF;ENDPRＯCESSP_RＥG;P＿DIＶ：PROCESS(FULL)VAＲＩABLＥCNT2:ＳTD＿LOGIC;ＢEGIＮIFFULＬ'EVEＮTＡNDFULＬ＝'1＇THENCNT２：=NＯＴＣNＴ2;-－假如溢出标志信号ＦULL为高电平，D触发器输出取反IFCNＴ2=＇１'ＴHENFOＵＴ<=＇1'；ＥLSEFOＵT<='0'；ENＤIF;ＥNDIF;ＥNＤPROCESＳP_DIV;ENＤ;上例的时序波形如下:当给出不同输入值D时，FＯUT输出不同频率(CLK周期=50ｎs）数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比，本设计中的数控分频器就是用计数值可并行预置的加法计数器设计完毕的，方法是将计数溢出位与预置数加载输入信号相接即可。实验八:正弦信号发生器设计实验目的：进一步熟悉Maｘ+plusII及其LＰM_ROＭ与FPGA硬件资源的使用方法。实验内容:设计一个正弦波发生器，并进行仿真测试,给出仿真波形。实验原理图:时序波形仿真图:信号发生器结构包含两个部分：ROM的地址信号发生器，由６位计数器担任;一个正弦数据RＯM，由LPM＿ROM模块构成。实验九:8位十六进制频率计设计实验目的：学习较复杂的数字系统设计方法。实验内容：设计一个８位十六进制频率计,并进行仿真测试,给出仿真波形。ＬIＢRAＲＹIEEＥ;－－测频控制USEIＥEE.STD_ＬOGIC_1１6４.ALL;USEＩEEE.ＳTD_LOGIＣ_ＵNSIＧNED.ALL;ＥNＴＩTYｆtctrｌＩSPORT(CLKK：ＩＮＳＴＤ_LOＧIC;--1HzCNT_ＥN,ＲST_CＮＴ,ＬOAD：OUＴＳTD＿LOＧＩC);ENDfｔｃtrl;ARCHITＥＣＴＵＲEbeｈavOFftcｔrlISSIGNAＬＤＩＶ2CLK:SＴD_LＯGIＣ;BEGＩNPＲOCＥSS(CLＫK)BEＧＩNＩFＣＬKK'EVENTAＮDCLKＫ='1'TＨEＮＤIV2CＬK<=NOＴDＩＶ2CLK;ENDＩF;ENＤPROＣESS;ＰROCESS(CＬKK，DＩＶ2CLK）BEGＩNIFCLKK='0'ＡNDDiv2CLK='０＇TＨＥNRＳT_CNT＜='1';EＬSERST_CNT<＝'0';EＮＤＩF;ENDPROCESS;LＯAD<=ＮOTDIV2CLK；CNT_EN<=DIＶ２CＬK;ENＤbehａv;LＩBRＡRYIEEE;--３2位锁存器UＳＥＩEEE．SＴD＿LＯGIC_１１64．AＬL;ENＴITYREG32ＢISPＯRＴ(LK:INSTD_LOGIＣ；DIN:IＮSＴD_ＬＯGＩＣ_VECＴOR（3１ＤOWNTO0)；ＤＯＵT：OUＴSTD＿LOGＩＣ_VECTOR(31DOWNTO0));ENDＲＥG３2B;ＡＲＣHITＥＣTUＲEbehａvOFRＥG32BISBEGINPROCESＳ(LＫ，DＩN)BＥGINIFLＫ'ＥVＥNTANDLＫ='１＇THENDOUＴ<=DＩN；－-时钟到来时，锁存输入数据ＥNDIF;ENＤＰＲOCESS;EＮDbehav;LＩBRＡRＹＩＥＥE;－-32位计数器USEIＥEE.ＳＴD_LOGIC_1１64.ＡLL；UＳＥIEEE.STＤ_LＯGIＣ_UＮSIGNED．AＬL；ENTＩＴYcounｔer32bISPORT(ＥNAＢＬ，CLR,FIN：ＩＮSTＤ＿LOGＩC；DＯＵＴ:ＯUTSTＤ_LＯGＩC_VECTOＲ(３1DOWNＴＯ0）);ＥＮＤcｏunｔeｒ32b;AＲCHITECTUREbｅｈavＯFcouｎteｒ32ｂISＳIGNＡLCQＩ:STD_LOGIＣ_VECTOＲ(31DOWNTＯ0);ＢEＧＩNＰROCESＳ(ENＡBL,CＬＲ，FIＮ)BEGIＮIFCＬR='1'THENCQI＜＝(ＯTHERＳ=>'０'）;－-清零ELSIFFIN'EVENTＡＮDFIN＝＇1'THENIＦEＮABL=＇1＇THＥＮCQI<=ＣQＩ+1；ENDIF;ENＤIF;ENＤPROCESS;DＯUＴ<=CＱＩ;EＮDbehav;libｒａryieee；usｅｉeee．std_loｇｉｃ_1164.all;enｔitypreｑtｅｓtisｐｏｒt（cｌk１ｈz:ｉnｓｔd_ｌｏgiｃ；fsin:inｓtd_logｉc;doｕt:outｓtd＿ｌogic_vｅctor(31dｏwｎtｏ0)）;eｎdｐreqtest；archｉtectｕrestｒucｏffreqｔesｔiｓｃｏｍpoｎenｔftctrlport(cｌｋk:instd_logic；cnｔ_en:outstｄ＿ｌoｇic;rｓｔ_cｎt:outｓtｄ＿loｇｉc；load:oｕtsｔd＿ｌｏgic);eｎdcｏｍｐｏneｎt;ｃompｏnentｃounter３2bｐort(fin:ｉｎstd＿logiｃ；clr:inｓｔd_logic；ｅnａbｌ:instｄ＿ｌogic;dout：outstｄ_stｄ＿ｌogic_vｅctｏr(3１ｄowｎｔｏ0));ｅｎdcomｐonenｔ;compｏnenｔreｇ32ｂｐort(lk：instd_lｏgic；dｉn：instd_stｄ＿lｏgic＿vecｔor(31downｔo0);dout：ｏutstｄ_ｓtd_loｇic_vectｏr(3１dｏwnto0)）;endｃompｏneｎt;signalｔsten1:sｔｄ_ｌoｇic；sｉgnaｌclr＿ｃnt1:ｓtd_ｌｏgic;sｉgalload1：ｓtd_logｉc;sigaｌｄt01:ｓｔd＿stｄ_ｌoｇic＿veｃtor(３1dｏwnto0）;siｇalcarrｙ_out1：std_std_ｌogic_vｅctoｒ(6dｏwntｏ0);bｅginｕ１:ftｃtｒlｐoｒtｍap(clkk=>clk1hｚ,cnt_en=>ｔｓtｅn1,rsｔ＿cnt=>clr_cnt1,load=>ｌoad1）;u2:ｒeg32ｂportmａp(lｋ=＞lｏad１,diｎ=>ｄto1,ｄout=>dｏut);u3:counｔer32bｐｏｒtmap（fiｎ=>fsin,clr=＞ｃlｒ_cnt１,enabl=>tsten1,dout=＞dｔ01);endsｔruc;时序波形仿真图：实验十:序列检测器设计实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。实验原理:序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,假如这组码与检测器中预先设立的码相同，则相同,则输出1,否则输出0。实验内容：描述的电路完毕对序列数“11１００1０1”的检测,当这一串序列数高位在前（左移)串行进入检测器后,若此数与预置的密码数相同,则输出“A”，否则仍然输出“B”。它的程序如下：LIＢRAＲYIEEE;ＵSEIＥＥE.STD＿LOGIC_11６4．ALL；ENTＩTYSCHKISPＯＲT(ＤＩＮ,ＣLK,ＣLＲ:IＮSTD_LOGIC；-－串行输入数据位/工作时钟/复位信号AＢ:ＯＵTSTD_LＯGIＣ＿VECTOＲ（3DOWNTO０)）;--检测结果输出ＥNDSCHK;ARＣＨIＴＥCTUREbehavOFSCHKIＳSIＧＮAＬＱ:INTEGＥRＲANGE０TO8;SIGNＡLD：STＤ_LOGＩC_VEＣTOＲ(7DOWNTO０);-－8位待检测预置数BEGＩND＜="11１00１01";--8位待检测预置数ＰRＯCESＳ(CLＫ,ＣLR)BEGＩNIFＣLR='1'TＨＥＮQ<＝０；EＬＳIFＣLK'EVENTANＤＣLK='１＇THEN--时钟到来时,判断并解决当前输入的位CASEＱＩＳWHEN０=>IFDIN=Ｄ（7)THENＱ＜=1；ELＳEＱ＜=0;ENDIF;ＷＨEN1=>IＦＤＩＮ=D（6)THＥＮＱ＜＝２；ELＳEQ＜＝0;ＥNDＩF；WHEN2＝＞IFDＩN=D（5）THENＱ<=3;ELSEQ<=0;ＥNDＩＦ;WＨEN3=>ＩFDIN=D（4）THENＱ<＝４;EＬＳＥQ<=0；ＥNDIF;ＷHEN4＝>IＦDＩN=D(3)TＨENQ＜=5;ＥLSEQ<＝0;ＥNDＩＦ;ＷHEN5=>IFＤIN=D(２)THENQ<=6；ＥLSEQ<=０;ＥNDIF;WＨEＮ６=＞IFDIＮ=D(1）THＥNQ<=7;ELSEＱ＜=0;ENDIF;WHEN7=＞IＦDＩN=D(０）TＨENQ<=８;ELSＥQ<=0;ENDIＦ;WHENＯTＨERS=＞Q<＝0;EＮDCＡSＥ;ENＤＩF；EＮＤPＲＯCＥSS;ＰROCＥSS(Q)ﻩ-－检测结果判断输出BEGIＮIＦＱ=8THEＮAB<="１0１0";--序列数检测对的，输出"Ａ"ELＳEＡB<="１0１1";－-序列数检测错误,输出＂B"ENDIＦ;EＮＤPROCEＳS;ENDbｅhav;时序波形仿真图：实验分析:当序列检测器连续收到一组串行二进制码后,假如这组码与检测器中预先设立的码相同，则输出A，否则输出B。由于这种检测的关键在于对的码的收到必须是连续的,这就规定检测器必须记住前一次的对的码及对的序列，直到在连续的检测中所收到的每一位码都与预置数的相应码相同。在检测过程中,任何一位不相等都将回到初始状态重新开始检测。本实验描述的电路完毕对序列数＂11１０0１０1＂的检测,当这一串序列数高位在前(左移)串行进入检测器后,若此数与预置的密码数相同，则输出“Ａ”,否则仍然输出“Ｂ”。实验十一：乐曲硬件演奏电路设计实验目的：学习设计硬件乐曲演奏电路。实验内容：主系统由三个模块组成，由顶层设计文献,其内部有三个功能模块：ｔoneｔａba.vhｄ、ｎｏteｔabs.vhd和speakera.vhｄ。实验程序：硬件演奏电路顶层设计:ｌiｂｒａryieee;uｓeieee．sｔｄ_ｌogic＿１16４.all;eｎｔitysongｅrisｐort（cｌk１2mｈz：ｉnstd_logic;clｋ8hz:ｉnsｔd_logic;codｅ１:ｏｕtstｄ_ｌogic_vecｔｏr（3downｔo0）;higｈ1：outstd_logｉc;spkouｔ：outｓtd＿ｌogic）;end;aｒchｉtｅctureonｅofsongerisｃomponeｎtｎotetabsｐort（ｃlk:instｄ_ｌoｇic;toｎeｉｎdｅx：ouｔstd_ｌｏｇic_vector(3ｄownto0));ｅｎdｃoｍponｅnt;componeｎｔtｏnｅtabａporｔ(iｎdeｘ:insｔd_lｏgic_vｅｃｔor（3doｗnｔｏ0);ｃｏdｅ：ｏｕｔstd_logｉｃ_veｃtor（3downｔｏ0);ｈｉgh:ｏuｔstd_logiｃ;tonｅ:ouｔsｔd_lｏgic_vｅctor（10ｄｏwｎｔo0）);enｄcoｍｐoｎｅnt;ｃompｏｎentspeaｋerapｏrt（ｃlk:ｉｎsｔd_logic;tone:ｉnstd_logiｃ＿ｖectｏr（1０dｏwnto0);ｓpks:outstd_logｉｃ）;ｅｎｄcomponeｎt;ｓignaltone:std_logic_vecｔor(1０downｔｏ0);ｓiｇnaltoneinｄｅx:std_ｌogiｃ_ｖeｃtor(3downto0);ｂｅgｉｎu1：nｏｔetabspoｒtmap(clｋ=>cｌk8hz,toneindex=>toｎeiｎdｅx);u2:tonetａbaｐoｒtmaｐ(index=>toneindeｘ，tｏnｅ=>tｏｎe,code=>ｃｏde1,ｈigh=>higｈ1）;u3:speakeraportmap(clk＝>ｃｌk1２ｍhz，ｔone＝＞tonｅ,sｐks=>spｋoｕｔ);enｄ；Ｓpeakera程序段:libraｒyieｅe;libraｒｙieee；ｕｓｅiｅeｅ．ｓｔｄ＿loｇiｃ_11６4．aｌl;uｓeieeｅ.ｓtd_logｉc_unsｉgned．aｌl;eｎtitysｐｅakeｒａiｓpｏrｔ(clk:iｎsｔd_ｌogic;toｎｅ:insｔd_logic_vecｔor(10doｗnto０);spks：ｏutstd_logｉc);ｅnd；aｒchiｔectuｒｅｏneofｓpeakeraisｓiｇnalprｅclk,fulｌspｋｓ:stｄ＿lｏｇic;bｅgｉndivｉdeｃlk:proｃesｓ（ｃlk)variablecoｕnｔ4:ｓtd_lｏｇic_vecｔor(3dｏwnｔｏ0);beｇｉｎpｒeｃlｋ<＝＇0';ifcount4＞1１thｅｎprecｌｋ<='1'；coｕnt4：＝"０0００";elsｉfｃlk'eveｎtanｄcｌk=＇1'ｔheｎcouｎt4:＝counｔ4＋1;eｎｄif;endprocess;ｇｅｎspks：ｐrｏcｅsｓ(ｐrｅcｌｋ,tonｅ)ｖarｉablecount11:ｓtd_lｏgic_ｖｅctor（1０ｄｏwｎto0);begｉnｉfpreclk＇evｅｎtａｎｄｐreｃlk='1'tｈeｎifcount1１＝16#７ff#thenｃount1１:=tｏne;fullspks＜=＇１';elsｅcounｔ1１:=cｏｕnt11＋１;fulｌspkｓ<=＇0';eｎｄif；eｎdｉf;ｅndｐrｏceｓs；delayspks:process(fuｌlspks)variaｂlecouｎt２:sｔｄ_ｌｏgic；beｇiniｆｆullspks'evenｔandfuｌlsｐks='1'ｔhencｏunt２:=notｃounｔ２;ifcount2='１＇ｔheｎspkｓ＜='1'；elseｓpks＜='0';ｅndiｆ；endif;ｅndｐrocess;end;tｏnｅtａba程序段:libｒarｙieｅe;ｕsｅｉｅee．sｔd_ｌｏgic＿１1６4.all;entｉｔｙｔonetabａｉsｐoｒt（iｎｄｅx：iｎstｄ_loｇiｃ_ｖｅctor(３downｔｏ0);ｃodｅ：ｏｕtstｄ_lｏgic_vｅcｔoｒ(3doｗnto0）;high:ouｔstd_loｇｉｃ;tonｅ:outstd_logiｃ＿vｅctor(１０downtｏ0))；enｄ;ａrｃhitecｔureoｎeoftoｎetabaiｓbｅgiｎｓｅarch:ｐｒｏceｓs(ｉｎｄｅｘ）ｂｅgincaseiｎdeｘiswheｎ"0０00"=>tｏｎe＜=＂＂；coｄｅ＜=＂0０0０"；hｉｇh<='0＇;-－20４7;when"０0０1"＝>ｔonｅ＜="＂；ｃｏdｅ<=＂0001"；high<＝'０＇;－-773;wheｎ"０0１0"=＞ｔone<＝"";codｅ<="001０"；hｉｇh<='0'；－-912;when"00１1"=>toｎｅ＜="";coｄe<="０011＂;higｈ<=＇0＇;--1036;when＂0101"=＞ｔｏne<="";coｄe<=＂0101"；high＜='0'；--119７；wｈeｎ"0110"=＞tone<="";code<="0110＂;higｈ<＝'0';--12９0;when＂011１＂＝>ｔone<="＂;ｃode<＝"0111";hｉgｈ<='0';--１３７2;ｗheｎ"1０00"=>ｔone<="";code<="０00１";hiｇｈ＜='0';-－１41０;whｅn"1001"＝>toｎe＜="＂;codｅ<=＂0０10＂;high＜=＇０'；--１4８0;wheｎ"１010"＝＞toｎｅ<＝""；code＜=＂00１1＂；higｈ<='0';－-1542;when"11０0"=>tone<="";code<=＂０101"；ｈｉgh<=＇０＇;-－1622;whｅn"1101"=＞tone<=""；cｏｄｅ<=＂01１0＂；higｈ＜＝'0';--１66８;wｈｅn"11１1"＝>tonｅ＜＝"";code<="00０1＂;ｈigh＜=＇０＇;--１72８;wｈenotheｒs=>nuｌl;ｅnｄcase;eｎdproｃess;end;notetabs的程序段：ｌibrarｙieee;uｓeieee.sｔd_ｌoｇiｃ_1１64.aｌl;useieｅe.ｓｔd_ｌogic＿unsiｇnｅd.all;entityｎｏtetabsiｓｐoｒｔ(cｌｋ:instd_loｇｉc;tｏnｅindｅx:outｓtｄ_loｇｉc_vｅctｏr(3downto０)）；enｄ;archｉtectｕreonｅofnotetａbｓiscoｍｐonenｔｍusicｐort(address:inｓtd_logic_vectoｒ(7downto0);ｉｎclock：inｓtd_loｇｉc;q:outstd＿logiｃ_vector(３downtｏ0));ｅndｃomｐoｎｅｎt；signalcoｕnter：sｔd_lｏgiｃ_ｖeｃtor(7doｗｎｔo０);begiｎcnt8:pｒocess(cｌk,counｔｅr)ｂegiｎifcｏunter=13８thｅnｃounter<="0０000000";elsif(clk'ｅｖentaｎdclk=＇１＇)theｎｃountｅr<=ｃouｎter+1;endｉf；endprｏcess;u1：mｕsicpｏrtmap(ａｄdress=＞couｎteｒ,ｑ=>tｏneｉｎdex,incloｃｋ＝>clk);enｄ;时序仿真图：实验十二VGA彩条信号显示控制器设计实验目的:学习VGＡ图像显示控制器的设计。实验内容：设计一个VＧA图像显示控制器,并进行仿真测试，给出仿真波形。实验程序如下:LIBＲARYＩEEE;ＵSＥIEEＥ.STD＿LOGIＣ_１1６4．ALL;UＳEIEEＥ.SＴＤ_LOGＩＣ_UNSIGNEＤ．ALL;ENTＩTＹCＯLORＩSPORT(CLK,MＤ:INSＴD_ＬＯGIC;HS，VＳ,R，G,B:ＯUＴＳTD_ＬOGIC)；ＥNＤＣOＬＯR；ARＣHＩTＥＣTＵRＥｂeｈaｖOFCOLORISSIGNALHS1,ＶS1，FCLＫ，CＣLK:STD_LOGIC;SIGＮALMＭD:STD＿LOGIC_VECTOR(1DOＷNTＯ0）;SIGNALFＳ:SＴD_LOＧIC_VECＴＯR（3DＯWNＴＯ０);SIＧNALCC:SＴD_ＬOGIC_ＶECTOR(4DOWNTO0);SIGNALLＬ:SＴD_LＯGIC＿ＶECTOR(8DOWNTO0);ＳIGNAＬＧRBX:STD_ＬOGIC_VECTOR(３DＯWＮTO1);SIGＮALGＲBY：STD_ＬOGIC＿VECＴOR(3DＯWNTO1）；SIＧNＡLGＲＢP：ＳTD_LOGIC_ＶＥCＴOＲ（3DOWNTＯ1);SIGNALGRＢ:SＴD_LＯGＩＣ_ＶＥＣＴＯR(3DＯWＮTO1）；BEＧINGRＢ(2)＜=(GRＢP(2)XORMD)ANＤHS１AＮDVS1;GRＢ(３)<＝（GＲＢP(3)XＯRMD)ＡNDHS1AＮDＶS１；GRB(１)<=(GＲＢP(1)XORＭＤ)AＮＤＨS1ANＤVS1；PROCＥSＳ(ＭＤ)ＢEGINIFMD