智能微波炉控制系统及设计

题目：智能微波炉控制系统及设计一、大作业摘要我设计的是微波炉的控制系统，主要解决的是微波炉的定时功能，各种功能转换，比如说，加热食物都需要哪些步骤。首先要启动开始状态，其次设定时间，然后是火力档位的选择，最后是烹饪的方式选择。我设计的微波炉可以对食物进行不同火力档位的加热，每种档位加热的时间可以不同。我的设计存在的问题是，每次加热的时间最多99秒，没有检查功能。二、设计的背景、目的和意义随着控制技术和智能技术的发展，微波炉也向着智能化、信息化发展。而现有市售的微波炉其主要弊端：不能按既有程序进行烹调，需要使用者根据食物的类型、数量、温度等因素去设定微波炉的工作时间，若设定的工作时间过长，含水分较多的食物可能会产生过热碳化的现象，若时间过短则达不到预期的烹调效果。针对这些问题，我认为有必要研制一种操作简单且烹调效果好的微波炉，根据一些家常菜按固定程序烹调的现象，可采取分时、分档火力加热，节时又节能。

本设计采用

EDA

技术用

VHDL设计语言，设计一种微波炉控制器该控制器具有系统复位、状态控制、时间设定、火力档位选择、等功能，基于

FPGA

芯片实现

三、设计任务及要求本课题是基于FPGA的微波炉控制器设计，即设一个具备定时，温控，烘烤，计时显示功能的微波炉控制器，实现一些功能：1，该微波炉控制器能在任意时刻取消当前工作，复位为初始状态。2，可以根据需要设定火力及每种火力的加热时间，可供火力选择的档位有大火档，中火档，小伙档，三种档位。3，定时器需要与BCDto7SEG译码器连接，再通过数码管显示倒计时过程。四、确定输入和输出变量输入变量8个：nRST：清零i1，i2,i3：输入信号Clk：时钟DIN：定时器输入Load：同步加载控制信号Count：计数控制端输出变量2个：Q：状态输出

B:计数器输出端五、确定输入状态（9个）START:开始S1：解冻S2：定时S3：大火档S4:中火档S5：小火档S6：加热S7：烘烤S8:停止

六、整体设计框图开始时间设定火力档选择（大，中，小）烹饪功能选择（加热，烘烤）停止十、状态机设计（状态转换图）十一、状态机设计（状态编码）moduleMicrowave(nRST,clk,i1,i2,i3,Q,B,load,DIN,count);inputnRST,clk,load,count;inputi1,i2,i3;input[7:0]DIN;output[7:0]B;outputQ;wire[7:0]B;reg[7:0]B1;reg[7:0]Q;reg[7:0] CS,NS;parameter[7:0]START=8'b00000000,S1=8'b00000001,S2=8'b00000010,S3=8'b00000100,S4=8'b00001000,S5=8'b00010000,S6=8'b00100000,S7=8'b01000000,S8=8'b10000000;always@(posedgeclk,negedgenRST)beginif(!nRST)CS<=START;elseCS<=NS;endalways@(CS,i1,i2,i3)begincase(CS)START:beginif(i1)NS=S2;if(i2)NS=S1;endS1:beginif(i3)NS=S2;if(~i2&~i3)NS=S8;endS2:beginif(count&！nRST)B1<=8'b00000000;elsebeginif(load)B1<=DIN;elsebeginif(B1[3:0]==4'b0000)beginif(B1[7:4]>4'b0000||B1[7:4]<4'b0000)begin B1[3:0]<=9; B1[7:4]<=B1[7:4]-1;endelsebeginB1<=0;endendelsebeginB1[3:0]<=B1[3:0]-1;endendendelsebeginif(~i1)NS=S3;if(~i2)NS=S4;if(~i3)NS=S5;endendS3:beginif(i1&i2)NS=S6;if(i1&i3)NS=S7;endS4:beginif(i2&i3)NS=S6;if(~i1&i2)NS=S7;endS5:beginif(~i1&i3)NS=S6;if(~i2&i3)NS=S7;endS6:beginif(i1&~i2)NS=S2;if(i1&~i3)NS=S8;endS7:beginif(~i1&~i2)NS=S2;if(~i1&~i3)NS=S8;enddefault:beginNS=START;endendcaseendassignB=B1;always@(posedgeclk,negedgenRST)beginif(!nRST)Q<=8'b00000000;elsebegincase(NS)START:Q<=8'b10000000;S1:Q<=8'b01000000;S2:Q<=8'b00100000;S3:Q<=8'b00010000;S4:Q<=8'b00001000;S5:Q<=8'b00000100;S6:Q<=8'b00000010;S7:Q<=8'b00000001;S8:Q<=8'b11111111;default:Q<=8'b00000000;endcaseendendendmodulemoduleBCDto7SEG(B3,B2,B1,B0,a,b,c,d,e,f,g);inputB3,B2,B1,B0;outputa,b,c,d,e,f,g;reg[3:0]BCD;rega,b,c,d,e,f,g;always@(B3,B2,B1,B0)begin

BCD={B3,B2,B1,B0};

case(BCD)4'b0000:{g,f,e,d,c,b,a}=7'b1000000;4'b0001:{g,f,e,d,c,b,a}=7'b1111001;4'b0010:{g,f,e,d,c,b,a}=7'b0100100;4'b0011:{g,f,e,d,c,b,a}=7'b0110000;4'b0100:{g,f,e,d,c,b,a}=7'b0011001;4'b0101:{g,f,e,d,c,b,a}=7'b0010010;4'b0110:{g,f,e,d,c,b,a}=7'b0000010;4'b0111:{g,f,e,d,c,b,a}=7'b1111000;4'b1000:{g,f,e,d,c,b,a}=7'b0000000;4'b1001:{g,f,e,d,c,b,a}=7'b0010000;default:{g,f,e,d,c,b,a}=7'b1111111;

endcaseendendmodule十二、状态机设计十三、RTL图十四、仿真时序图Start转移至state2，并设定时间State2至state3State3至state6State6至state2State2至state4State4至state6State6至sta