第7章存储器、复杂可编程器件和现场可编程门阵列(第五版)

第7章存储器、复杂可编程器件和现场可编程门阵列学习要点：掌握半导体存储器字、位、存储容量、地址、等基本概念掌握RAM、ROM的工作原理及典型应用了解存储器的存储单元的组成及工作原理了解CPLD、FPGA的结构及实现逻辑功能的编程原理7.1只读存储器（ROM）7.2随机存取存储器（RAM）7.3复杂可编程逻辑器件（CPLD）7.4现场可编程门阵列（FPGA）第7章存储器、复杂可编程器件和现场可编程门阵列退出7.1只读存储器（ROM）7.1.1ROM的定义与基本结构7.1.2二维译码7.1.3可编程ROM7.1.4集成电路ROM7.1.5ROM的读操作与定时图7.1.6ROM应用举例退出存储器的分类存储器

RAM(Random-AccessMemory)

ROM(Read-OnlyMemory)RAM(随机存取存储器):在运行状态可以随时进行读或写操作。存储的数据必须有电源供应才能保存,一旦掉电,数据全部丢失。固定ROM可编程ROMPROMEPROME2PROMSRAM(StaticRAM)：静态RAMDRAM(DynamicRAM)：动态RAMROM(只读存储器)：在正常工作状态只能读出信息。断电后信息不会丢失，常用于存放固定信息（如程序、常数等）。存储容量（M)：存储二值信息的总量。字数：字的总量。字：表示一个信息的多位二进制码称为一个字。字长（位数）：字的位数称为字长。存储容量（M)＝字数×位数地址：每个字的编号。字数=2n

（n为存储器外部地址线的线数）几个基本概念

只读存储器，工作时内容只能读出，不能随时写入，所以称为只读存储器。(Read-OnlyMemory)ROM的分类按写入情况划分

固定ROM可编程ROMPROMEPROME2PROM按存贮单元中器件划分

二极管ROM三极管ROMMOS管ROM7.1.1ROM的定义与基本结构存储阵列地址译码器输出控制电路地址输入控制信号输入数据输出由大量存储单元构成的矩阵用以决定访问哪个字单元控制输出三态缓冲电路的状态读出数据的通道A1A0Y0Y1Y2Y32线-4线译码器+5VRRRRA1A0D3D2D1D0OE字线位线存储阵列输出控制电路ROM结构示意图0010110111011001001111101高阻0地址译码器7.1.2二维译码A3A2A1A0Y0Y14线|16线译码器+VDDRRRRD0A7A6A5A4Y14Y15•••••••••S3S2S1S0I15I14I1I0A3I15I14I1I016线-1线数据选择器YA2A1A000010001000000010001用MOS管构成存储单元的ROM结构示意图行线与列线的交点都是一个存储单元。交点处有MOS管相当存0，无MOS管相当存1。存储阵列行线列线7.1.3可编程ROMROM器件根据存储内容的存入方式不同分为：固定ROM和可编程ROM可编程ROM又可分为：一次可编程存储器PROM（存储阵列由带金属熔丝的二极管构成）光可擦除可编程存储器EPROM（存储阵列由SIMOS管构成）电可擦除可编程存储器E2PROM（存储阵列由FlotoxMOS管构成）快闪存储器（存储阵列由快闪叠栅MOS管构成）固定ROM是利用掩模技术把数据写入存储器中，一旦制成，存储数据无法改写快闪存储器ROMEPROME2PROM非易失性是是是是高密度是是是否单管存储单元是是是否在系统可写是否否是几种ROM性能比较7.1.4集成电路ROMX译码Y译码控制逻辑存储阵列Y选通输出缓冲器OECEPGMA16～A0D7～D0VCCGNDVPPAT27C010内部结构框图读操作时的工作电压数据写入时的编程电压输出使能信号编程选通信号片选信号工作模式CEOEPGMA16～A0VPPD7～D0读00×Ai×数据输出输出无效×1×××高阻等待1××Ai×高阻快速编程010AiVPP数据输入编程校验001AiVPP数据输出AT27C010的工作模式AT27C010的读操作定时图7.1.5ROM的读操作与定时图地址存取时间片选存取时间输出使能时间输出保持时间输出失效时间（2）加入有效的片选信号（3）使输出使能信号有效，经过一定延时后，有效数据出现在数据线上；（4）让片选信号或输出使能信号无效，经过一定延时后数据线呈高阻态，本次读出结束。（1）欲读取单元的地址加到存储器的地址输入端；7.1.6ROM应用举例（1）用于存储固定的专用程序；（2）利用ROM可实现查表或码制变换等功能。

查表功能－－查某个角度的三角函数值。把变量值（角度）作为地址码，其对应的函数值作为存放在该地址内的数据，这称为“造表”。使用时，根据输入的地址(角度)，就可在输出端得到所需的函数值，这就称为“查表”。

码制变换－－把欲变换的编码作为地址，把最终的目的编码作为相应存储单元中的内容即可。CI3I2I1I0二进制码O3O2O1O0格雷码CI3I2I1I0格雷码O3O2O1O0二进制码000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010用ROM实现二进制码与格雷码相互转换C(A4)I3I2I1I0(A3A2A1A0)二进制码O3O2O1O0(D3D2D1D0)格雷码C(A4)I3I2I1I0(A3A2A1A0)格雷码O3O2O1O0(D3D2D1D0)二进制码000000000000000000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000111111111111111100000001001000110100010101100111100010011010101111001101111011110000000100110010011101100100010111111110110011011000100110111010ROM中的内容用ROM实现二进制码与格雷码相互转换电路A4A3A2A1A0CEOECI3I2I1I0D3D2D1D0O3O2O1O0ROM7.2随机存取存储器（RAM）7.2.1静态随机存取存储器退出7.2.2同步静态随机存取存储器7.2.3动态随机存取存储器7.2.4存储容量的扩展7.2.1静态随机存取存储器存储阵列列译码I/O电路行译码I/O0I/Om−1Ai+1An−1•••CEWEOEAiA0•••1、SRAM的基本结构及输入输出RAM的结构框图地址译码器存储阵列输入/输出控制电路00×010工作模式CEWEOEI/O0～I/Om−1保持(微功耗)1××高阻读010数据输出写00×数据输入输出无效011高阻SRAM的工作模式2、SRAM存储单元D数据线Yj（列选择线）位线数据线Xi（行选择线）DBB位线VDDVGGT1T2T5T6T3T4T7T8存储单元SRQQ来自行地址译码器的输出来自列地址译码器的输出双稳态存储单元电路列存储单元公用的门控制管，与读写控制电路相接Yi＝1时导通本单元门控制管:控制触发器与位线的接通。Xi=1时导通D数据线Yj（列选择线）位线数据线Xi（行选择线）DBB位线VDDVGGT1T2T5T6T3T4T7T8Xi=1，T5、T6导通，锁存器与位线接通。Yj=1，T7

、T8均导通，锁存器的输出与数据线接通，该单元通过数据线读取数据。7.2.2同步静态随机存取存储器1、SSRAM的基本结构及工作原理SSRAM是一种高速RAM。与SRAM不同，SSRAM的读写操作是在时钟脉冲节拍控制下完成的。寄存地址线上的地址寄存要写入的数据ADV=0:普通模式读写ADV=1:丛发模式读写

=0:写操作

=1:读操作

寄存各种使能控制信号，生成最终的内部读写控制信号；2位二进制计数器,处理A1A0ADV=0：普通模式读写片选无效=0:写操作WE=1:读操作WE普通模式读写模式：在每个时钟有效沿锁存输入信号，在一个时钟周期内，由内部电路完成数据的读(写)操作。读A1地址单元数据I/O输出A1数据;开始读A2数据I/O输出A2数据;开始读A3数据I/O输出A6数据;开始读A7数据开始读A4地址单元数据I/O输入A5数据;开始写A6数据I/O输出A4数据;开始写A5数据

ADV=1：丛发模式读写丛发模式读写模式：在有新地址输入后，自动产生后续地址进行读写操作，地址总线让出。读A1地址单元数据丛发模式读A1+1中的数据丛发模式读A1+2中的数据读A2地址单元数据丛发模式读A2+1中的数据丛发模式读A2+2中的数据丛发模式读A2+3中的数据丛发模式重新读A2中的数据向A3地址单元写数据丛发模式向A3+1写数据丛发模式向A3+2写数据在由SSRAM构成的计算机系统中，由于在时钟有效沿到来时，地址、数据、控制等信号被锁存到SSRAM内部的寄存器中，因此读写过程的延时等待均在时钟作用下，由SSRAM内部控制完成。此时，系统中的微处理器在读写SSRAM的同时，可以处理其他任务，从而提高了整个系统的工作速度。

SSRAM的使用特点：7.2.3动态随机存取存储器1、DRAM存储单元动态存储单元及基本操作原理+−C刷新缓冲器输出缓冲器/灵敏放大器位线B输入缓冲器刷新R行选线XDO读/写WEDI存储单元电容器的电荷存储效应存储数据的原理：+−C刷新缓冲器输出缓冲器/灵敏放大器位线B输入缓冲器刷新R行选线XDO读/写WEDI存储单元10T导通，电容器C与位线B连通输入缓冲器被选通，数据DI经缓冲器和位线写入存储单元如果DI为1，则向电容器充电，C存1；如果DI为0，则电容器放电，C存0。写操作+−C刷新缓冲器输出缓冲器/灵敏放大器位线B输入缓冲器刷新R行选线XDO读/写WEDI存储单元11T导通，电容器C与位线B连通输出缓冲器/灵敏放大器被选通，C中存储的数据通过位线和缓冲器输出每次读出后，必须及时对读出单元刷新，即此时刷新控制R也为高电平，则读出的数据又经刷新缓冲器和位线对电容器C进行刷新。读操作12、DRAM的基本结构和操作时序DRAM的基本结构存储阵列输入/输出缓冲器及灵敏放大器行译码列译码数据选择器刷新计数器行地址寄存器刷新控制及定时列地址寄存器行地址选通RAS列地址选通RAS读/写WE输出使能OE地址A容量为256×4RAM的存储矩阵存储单元1024个存储单元排成32行×32列的矩阵每根行选择线选择一行每根列选择线选择一个字列Y1＝1，X2＝1，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。

地址的选择通过地址译码器来实现。地址译码器由行译码器和列译码器组成（即双译码结构）。行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元。256×4RAM存储矩阵中，256个字需要8位地址码A7～A0。其中高3位A7～A5用于列译码输入，低5位A4～A0用于行译码输入。A7～A0=00100010时，Y1=1、X2=1，选中X2和Y1交叉的字单元。43210000101007.2.4存储容量的扩展将地址线、读／写线和片选线对应地并联在一起位扩展1、字长（位数）的扩展——由8片1K×1实现1K×8输入／输出（I/O）分开使用作为字的各个位线2、字数的扩展—用用8K×8位的芯片组成32K×8位的存储系统。芯片数=4系统地址线数=15系统：A0~A14

A13~A14？芯片：A0~A12

2000H2001H2002H┇3FFFH

4000H4001H4002H┇5FFFH

6000H6001H6002H┇7FFFH

0000H0001H0002H┇1FFFHA0...A12D0...D7CERAM(Ⅰ)A0...A12D0...D7CERAM(Ⅱ)A0...A12D0...D7CERAM(Ⅲ)A0...A12D0...D7CERAM(Ⅳ)各RAM芯片译码器有效输出端扩展的地址输入端A14A138K×8位RAM芯片地址输入端A12A11A10A9A8A7A6A5A4A3A2A1A0对应的十六进制地址码ⅠY000000000000000000000000000010000000000010┇11111111111110000H0001H0002H┇1FFFHⅡY101000000000000000000000000010000000000010┇11111111111112000H2001H2002H┇3FFFHⅢY210000000000000000000000000010000000000010┇11111111111114000H4001H4002H┇5FFFHⅣY311000000000000000000000000010000000000010┇11111111111116000H6001H6002H┇7FFFH32K×8位存储器系统的地址分配表

字数的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。

字扩展输入／输出（I/O）线并联要增加的地址线A10～A12与译码器的输入相连，译码器的输出分别接至8片RAM的片选控制端由8片1K×4实现8K×4随机存取存储器（RAM）可以在任意时刻、对任意选中的存储单元进行信息的存入（写入）或取出（读出）操作。与只读存储器ROM相比，RAM最大的优点是存取方便，使用灵活，既能不破坏地读出所存信息，又能随时写入新的内容。其缺点是一旦停电，所存内容便全部丢失。

RAM由存储矩阵、地址译码器和输入／输出控制电路组成。实际上RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。当单片RAM不能满足存储容量的要求时，可以把若干片RAM联在一起，以扩展存储容量，扩展的方法有位扩展和字扩展两种，在实际应用中，常将两种方法相互结合来达到预期要求。本节小结7.3复杂可编程逻辑器件（CPLD）7.3.1CPLD的结构7.2.2CPLD编程简介退出与PAL、GAL相比，CPLD的集