北大Verilog-16Verilog存储器设计 (2)课件

数字集成电路设计入门--从HDL到版图 北大微电子学系第16章存储器建模学习内容：如何描述存储器如何描述双向端口存储器件建模描述存储器必须做两件事：说明一个适当容量的存储器。提供内容访问的级别，例如：只读读和写写同时读多个读操作，同时进行单个写操作同时有多个读和多个写操作，有保证一致性的方法简单的RAM描述RAM描述比ROM略微复杂，因为必须既有读功能又有写功能，而读写通常使用同一数据总线。这要求使用新的处理双向数据线的建模技术。在下面的例子中，若读端口未使能，则模型不驱动数据总线；此时若数据总线没有写数据驱动，则总线为高阻态Z。这避免了RAM写入时的冲突。`timescale1ns/1nsmodulemymem(data,addr,read,write);inout[3:0]data;input[3:0]addr;inputread,write;reg[3:0]memory[0:15];//16*4//读assigndata=read?memory[addr]:4'bz;//写always@(posedgewrite)memory[addr]=data;endmodule

这个描述可综合，但许多工具仅仅产生一个寄存器堆，因此与一个真正的存储器相比耗费更多的面积。参数化存储器描述在下面的例子中，给出如何定义一个字长和地址均参数化的只读存储器件。modulescalable_ROM(mem_word,address);

parameteraddr_bits=8;//地址总线宽度

parameterwordsize=8;//字宽

parameterwords=(1<<addr_bits);//mem容量

output[wordsize:1]mem_word;//存储器字

input[addr_bits:1]address;//地址总线

reg[wordsize:1]mem[0:words-1];//mem声明//输出存储器的一个字

wire[wordsize:1]mem_word=mem[address];endmodule

例中存储器字范围从0而不是1开始，因为存储器直接用地址线确定地址。也可以用下面的方式声明存储器并寻址。reg[wordsize:1]mem[1:words];//从地址1开始的存储器//存储器寻址时地址必须加1wire[wordsize:1]mem_word=mem[address+1];

存储器数据装入可以使用循环或系统任务给存储器装入初始化数据用循环给存储器的每个字赋值

for(i=0;i<memsize;i=i+1)

//initializememorymema[i]={wordsize{1'b1}};

调用系统任务$readmem$readmemb("mem_file.txt",mema);

可以用系统任务$readmem给一个ROM或RAM加载数据。对于ROM，开始时写入的数据就是其实际内容。对于RAM，可以通过初始化，而不是用不同的写周期给每个字装入数据以减少仿真时间。双向端口建模—使用基本单元建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;bufif1b1(bus_b,bus_a,en_a_b);bufif1b2(bus_a,bus_b,en_b_a);//Structuralmodulelogicendmodule

若en_a_b=1，基本单元b1使能，bus_a数据传送到bus_b若en_b_a=1，基本单元b2使能，bus_b数据传送到bus_a信号en_a_b和en_b_a控制使能双向端口建模—使用持续赋值建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;assignbus_b=en_a_b?bus_a:'bz;assignbus_a=en_b_a?bus_b:'bz;//Structuralmodulelogicendmodule

若en_a_b=1，赋值语句驱动bus_a数据到bus_b若en_b_a=1，赋值语句驱动bus_b值到bus_a信号en_a_b和en_b_a控制使能双向端口建模—存储器端口建模moduleram_cell(databus,rd,wr);inoutdatabus;inputrd,wr;regdatareg;assigndatabus=rd?datare