康华光-数电-第五版PPT课件4

4组合逻辑电路4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3组合逻辑电路中的竞争和冒险4.4常用组合逻辑集成电路4.5组合可编程电路4.6用VerilogHDL描述组合逻辑电路教学基本要求1.熟练掌握组合逻辑电路的分析方法和设计方法2.掌握编码器、译码器、数据选择器、数值比较器和加法器的逻辑功能及其应用；3.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。4.掌握可编程逻辑器件的表示方法,会用PLD实现组合逻辑电路组合逻辑电路的一般框图Li=f(A1,A2,…,An)(i=1,2,…,m)工作特征:组合逻辑电路工作特点:在任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关。

序关于组合逻辑电路结构特征:1、输出、输入之间没有反馈延迟通路，2、不含记忆单元二.组合逻辑电路的分析步骤：

4.1组合逻辑电路分析1、由逻辑图写出各输出端的逻辑表达式；2、化简和变换逻辑表达式；3、列出真值表；4、根据真值表或逻辑表达式，经分析最后确定其功能。根据已知逻辑电路，经分析确定电路的的逻辑功能。一.组合逻辑电路分析

三、组合逻辑电路的分析举例

例1分析如图所示逻辑电路的功能。1.根据逻辑图写出输出函数的逻辑表达式2.列写真值表。10010110111011101001110010100000CBA001111003.确定逻辑功能：解：输入变量的取值中有奇数个1时，L为1，否则L为0,电路具有为奇校验功能。如要实现偶校验，电路应做何改变？例2

试分析下图所示组合逻辑电路的逻辑功能。解：1、根据逻辑电路写出各输出端的逻辑表达式，并进行化简和变换。X=A2、列写真值表X=A真值表111011101001110010100000ZYXCBA000011110011110001011010这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位，0表示正数，1表示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。3、确定电路逻辑功能真值表111011101001110010100000ZYXCBA0000111100111100010110101、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；2、根据逻辑描述列出真值表；3、由真值表写出逻辑表达式;5、画出逻辑图。4、根据器件的类型,简化和变换逻辑表达式二、组合逻辑电路的设计步骤

一、组合逻辑电路的设计：根据实际逻辑问题，求出所要求逻辑功能的最简单逻辑电路。4.2组合逻辑电路的设计例1某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。解：1、逻辑抽象。输入信号:I0、I1、I2分别为特快、直快和慢车的进站请求信号且有进站请求时为1，没有请求时为0。输出信号:L0、L1、L2分别为3个指示灯的状态，且灯亮为1，灯灭为0。输入输出I0I1I2L0L1L20000001××10001×010001001根据题意列出真值表(2)写出各输出逻辑表达式。L0=I0

输入输出I0I1I2L0L1L20000001××10001×010001001真值表2、根据真值表写出各输出逻辑表达式。L0=I0

3、根据要求将上式变换为与非形式

4、根据输出逻辑表达式画出逻辑图。例2试设计一个码转换电路，将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。解：(1)明确逻辑功能，列出真值表。设输入变量为G3、G2、G1、G0为格雷码，当输入格雷码按照从0到15递增排序时，可列出逻辑电路真值表输出变量B3、B2、B1和B0为自然二进制码。0111010001100101010101110100011000110010001000110001000100000000B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入逻辑电路真值表(2)画出各输出函数的卡诺图，并化简和变换。33GB==2B+2G3G2G3G+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=Å3G2GÅ1G0B=Å3G2GÅ1GÅ0G(3)根据逻辑表达式，画出逻辑图4.3

组合逻辑电路中的竞争冒险4.3.1

产生的竞争冒险的原因4.3.2

消去竞争冒险的方法4.3

组合逻辑电路中的竞争冒险不考虑门的延时时间考虑门的延时时间,当A=0B=14.3.1

产生的竞争冒险的原因竞争:当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象。冒险:两个输入端的信号取值的变化方向是相反时，如门电路输出端的逻辑表达式简化成两个互补信号相乘或者相加，由竞争而可能产生输出干扰脉冲的现象。4.3.2

消去竞争冒险的方法1.发现并消除互补变量

A

B

C

1

&

L

B=C=0时为消掉AA，变换逻辑函数式为))((CABAL++=可能出现竞争冒险。AAF=BCBAACF++=2.

增加乘积项,避免互补项相加，

当A=B=1时，根据逻辑表达式有CBACL+=当A=B=1时CBACL+=CBACL+=+ABCCL+=AB

0

1

A

0

0

0

1

0

1

1

1

L

B

C

00011110

3.

输出端并联电容器

如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可以在输出端并联一电容器，致使输出波形上升沿和下降沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。4~20pF

4.4若干典型的组合逻辑集成电路4.4.1编码器4.4.2译码器/数据分配器4.4.3数据选择器4.4.4数值比较器4.4.5算术运算电路1、)编码器(Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：8421BCD码中，用1000表示数字8如：ASCII码中，用1000001表示字母A等编码器：具有编码功能的逻辑电路。4.4.1编码器4.4若干典型的组合逻辑集成电路能将每一个编码输入信号变换为不同的二进制的代码输出。

如8线-3线编码器：将8个输入的信号分别编成8个3位二进制数码输出。如BCD编码器：将10个编码输入信号分别编成10个4位码输出。编码器的逻辑功能：1、)编码器(Encoder)的概念与分类编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。1、)编码器(Encoder)的概念与分类二进制编码器的结构框图普通二进制编码器1、编码器的工作原理

I0

I1

Yn-1

Y0

Y1

1n2-I二进制

编码器

2n个

输入

n位二进制码输出

(1)4线─2线普通二进制编码器(设计)1000010000100001Y0Y1I3I2I1I0

（2）逻辑功能表编码器的输入为高电平有效。

（a）逻辑框图4输入二进制码输出110110001、编码器的工作原理该电路是否可以再简化？(2.)键盘输入8421BCD码编码器（分析）代码输出使能标志编码输入

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

该编码器为输入低电平有效2.键盘输入8421BCD码编码器功能表

当所有的输入都为1时，Y1Y0=？Y1Y0=00无法输出有效编码。结论：普通编码器不能同时输入两个已上的有效编码信号I2=I3=1,I1=I0=0时，Y1Y0=？Y1Y0=003.

优先编码器

优先编码器的提出：

实际应用中，经常有两个或更多输入编码信号同时有效。

必须根据轻重缓急，规定好这些外设允许操作的先后次序，即优先级别。

识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。(2)优先编码器线(4─2线优先编码器)（设计）（1）列出功能表输入输出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）写出逻辑表达式（3）画出逻辑电路（略）输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为I0I3~输入为编码信号I3

I0输出为Y1Y03321IIIY+=33210IIIIY+=优先编码器CD4532的示意框图、引脚图2集成电路编码器CD4532电路图

优先编码器CD4532功能表输入输出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL为什么要设计GS、EO输出信号？用二片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。

。00

00000无编码输出0

CD4532(1)

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EI

GS

CD4532(0)I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EI

GS

EI1

EO1

EI0

EO0A8

A9

A10

A11

A12

A13

A14

A15

A0

A1

A2

A3

A4

A5

A6

A7

L0

L1

GS1L2

GS

GS1

G3

G2

G1

G0

L3

≥1

≥1

≥1

≥1

若无有效电平输入那块芯片的优先级高？。110000001111若有效电平输入

CD4532(1)

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EI

GS

CD4532(0)

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EI

GS

EI1

EO1

EI0

EO0A8

A9

A10

A11

A12

A13

A14

A15

A0

A1

A2

A3

A4

A5

A6

A7

L0

L1

GS1

L2

GS

GS0G3

G2

G1

G0

L3

≥1

≥1

≥1

≥1

10001111

。100若有效电平输入CD4532(1)

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EI

GS

CD4532(I)

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

EO

EI

GS

EI1EO1EI0

EO0A8

A9

A10

A11

A12

A13

A14

A15

A0

A1

A2

A3

A4

A5

A6

A7

L0

L1

GS1L2

GS

GS0G3

G2

G1

G0

L3

≥1

≥1

≥1

≥1

禁止编码状态译码器的分类：

译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号.(即电路的某种状态)1译码器的概念与分类译码器：具有译码功能的逻辑电路称为译码器。唯一地址译码器代码变换器将一系列代码转换成与之一一对应的有效信号。将一种代码转换成另一种代码。二进制译码器二—十进制译码器显示译码器常见的唯一地址译码器：4.4.2

译码器/数据分配器2线-4线译码器的逻辑电路(分析）

LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E输出输入功能表（1.）二进制译码器n个输入端使能输入端2n个输出端设输入端的个数为n，输出端的个数为M则有M=2n2、集成电路译码器(a)74HC139集成译码器

(1.)二进制译码器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E输出输入功能表逻辑符号说明逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“—”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量(如)上面的“—”号参与运算(如E变为E)，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。E1

A11

1

&&&&Y0Y1Y2Y3A0Y0Y2Y1Y3EA1A0(b)74HC138(74LS138)集成译码器引脚图逻辑图74HC138集成译码器逻辑图74HC138集成译码器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3输出输入A1A0LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3输出输入A1A01、已知下图所示电路的输入信号的波形试画出译码器输出的波形。译码器的应用2、译码器的扩展用74X139和74X138构成5线-32线译码器~3线–8线译码器的~

含三变量函数的全部最小项。Y0Y7基于这一点用该器件能够方便地实现三变量逻辑函数。3、用译码器实现逻辑函数。...当E3=1，E2=E1=0时用一片74HC138实现函数首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图用74HC138组成数据分配器用译码器实现数据分配器

010当ABC=010时，Y2=DCBA输入输出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表

集成二–十进制译码器－7442功能：将8421BCD码译成为10个状态输出。7442功能表十进制数BCD输入输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL对于BCD代码以外的伪码（1010～1111这6个代码）Y0～Y9均为高电平。（2）集成二–十进制译码器——7442显示译码器

1.七段显示译码器（1）最常用的显示器有：半导体发光二极管和液晶显示器。共阳极显示器共阴极显示器abcdfge显示器分段布局图常用的集成七段显示译码器----------CMOS七段显示译码器74HC4511

LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形输出输入十进制或功能D3D2D1D0BLLECMOS七段显示译码器74HC4511功能表**××××HHH锁存熄灭LLLLLLL××××HL×灭灯HHHHHHH××××L××灯测试熄灭LLLLLLLHHHHHHL15熄灭LLLLLLLLHHHHHL14熄灭LLLLLLLHLHHHHL13熄灭LLLLLLLLLHHHHL12熄灭LLLLLLLHHLHHHL11熄灭LLLLLLLLHLHHHL10LTgfedcba字形输出输入十进制或功能BLLED3D2D1D0CMOS七段显示译码器74HC4511功能表(续)例由74HC4511构成24小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。4.3.3数据选择器1、数据选择器的定义与功能

数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关”。4选1数据选择器2位地址码输入端使能信号输入端，低电平有效1路数据输出端（1）逻辑电路数据输入端（2）工作原理及逻辑功能00I3011011=1=00××1YS0S1E地址使能输出输入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I374LS151功能框图D7YYE74HC151D6D5D4D3D2D1D0S2S1S02、集成电路数据选择器8选1数据选择器74HC1512、集成电路数据选择器2个互补输出端8路数据输入端1个使能输入端3个地址输入端74LS151的逻辑图输入输出使能选择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表当E=1时，Y=1。当E=0时①数据选择器组成逻辑函数产生器控制Di，就可得到不同的逻辑函数。5、数据选择器74LS151的应用当D0=D3=D5=

D7=0D1=D2=D4=

D6=1时：当D0=D3=D5=

D7=1D1=D2=D4=

D6=0时：D7YYE74LS151D6D5D4D3D2D1D0S2S1S0当E=0时：比较Y与L，当

D3=D5=D6=D7=1D0=D1=D2=D4=0时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例1试用8选1数据选择器74LS151产生逻辑函数解:利用8选1数据选择器组成函数产生器的一般步骤a、将函数变换成最小项表达式b、将使器件处于使能状态c、地址信号S2、S1

、S0

作为函数的输入变量d、处理数据输入D0~D7信号电平。逻辑表达式中有mi,则相应Di=1，其他的数据输入端均为0。总结:用两片74151组成二位八选一的数据选择器②

数据选择器的扩展位的扩展字的扩展将两片74LS151连接成一个16选1的数据选择器，

③实现并行数据到串行数据的转换1.1位数值比较器(设计)

数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。输入：两个一位二进制数A、B。

输出：FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B4.4.4数值比较器1位数值比较器BA=FBA>BA=FBA<ABBA+=FBA=一位数值比较器真值表10011001010101010000FA=BFA<BFA>BBA输出输入2、2位数值比较器：输入：两个2位二进制数

A=A1A0、B=B1B0能否用1位数值比较器设计两位数值比较器?比较两个2位二进制数的大小的电路当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则

真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1输出输入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)两位数值比较器逻辑图FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)3集成数值比较器74LS85(1.)集成数值比较器74LS85的功能74LS85的引脚图

74LS85是四位数值比较器，其工作原理和两位数值比较器相同。74LS85的示意框图输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL4位数值比较器74LS85的功能表用两片74LS85组成8位数值比较器（串联扩展方式）。2.集成数值比较器的位数扩展输入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0输出:FBA>FBA<FBA=高位片输出低位片B3A3~B0A0B7A7~B4A4用两片74LS85组成16位数值比较器（串联扩展方式）。高位片

输出低位片B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12采用串联扩展方式数值比较器用74HC85组成16位数值比较器的并联扩展方式。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出4.4.5算术运算电路

@在两个1位二进制数相加时，不考虑低位来的进位的相加

---半加

@在两个二进制数相加时，考虑低位进位的相加

---全加加法器分为半加器和全加器两种。半加器全加器1、半加器和全加器两个4位二进制数相加:（1）1位半加器（HalfAdder）

不考虑低位进位，将两个1位二进制数A、B相加的器件。

半加器的真值表

逻辑表达式1000C011110101000SBA

半加器的真值表BABAS+=如用与非门实现最少要几个门?C=AB

逻辑图（2）全加器（FullAdder）

1110100110010100全加器真值表

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。111011101001110010100000CSCBA

你能用74151\74138设计全加器吗?

用这两种器件组成逻辑函数产生电路,有什么不同?

于是可得全加器的逻辑表达式为加法器的应用1110100110010100全加器真值表111011101001110010100000CSCBAABC有奇数个1时S为1；ABC有偶数个1和全为0时S为0。-----用全加器组成三位二进制代码奇偶校验器用全加器组成八位二进制代码奇偶校验器，电路应如何连接？（1）串行进位加法器如何用1位全加器实现两个四位二进制数相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。2、多位数加法器0定义两个中间变量Gi和Pi：Gi=AiBi

（2）超前进位加法器

提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第i位的进位信号（Ci

）：Ci=

Gi＋Pi

Ci-1

4位全加器进位信号的产生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3

（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)[Gi=AiBiCi=

Gi＋Pi

Ci-1集成超前进位产生器74LS182逻辑图逻辑符号超前进位集成4位加法器74LS283

74HC283逻辑框图

74HC283引脚图74HC283逻辑框图4.超前进位加法器74LS283的应用例1.用两片74LS283构成一个8位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。8421码输入余3码输出1100例.用74283构成将8421BCD码转换为余3码的码制转换电路。8421码余3码000000010010001101000101+0011+0011+0011CO3减法运算

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。若n位二进制的原码为N原，则与它相对应的2的补码为

N补=2N

N原

补码与反码的关系式

N补=N反+1 设两个数A、B相减，利用以上两式可得A

B=A+B补2n=A+B反+12n1）AB

0的情况。2）AB

<0的情况。

结果表明，在A–B

0时，如加补进位信号为1，所得的差就是差的原码。在A–B

<0时，如加补的进位信号为0，所得的差是差绝对值的补码。A=0101，B=0001A=0001，B=0101

10100

01100

0110输出为原码的4位减法运算逻辑图4.5组合可编程逻辑器件4.5.1PLD的结构、表示方法及分类4.5.2组合逻辑电路的PLD实现4.5组合可编程逻辑器件可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。4.5.1PLD的结构、表示方法及分类与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号

可由或阵列直接输出，构成组合输出；通过寄存器输出，构成时序方式输出。1、PLD的基本结构与门阵列或门阵列乘积项和项互补输入2.

PLD的逻辑符号表示方法(1)

连接的方式(2)基本门电路的表示方式F1=A•B•C与门或门ABCDF1

AB

C&

L

AB

C≥1L

DF1=A+B+C+D三态输出缓冲器输出恒等于0的与门输出为1的与门输入缓冲器(3)编程连接技术

PLD表示的与门熔丝工艺的与门原理图VCC+(5V)

R

3kW

L

D1

D2

D3

A

B

C

高电平A、B、C有一个输入低电平0VA、B、C三个都输入高电平+5V5V0V5V低电平

L

VCC

A

B

C

D

5V5V5VL=A•B•C连接连接连接断开A、B、C中有一个为0A、B、C都为1输出为0；输出为1。L=AC断开连接连接断开L=ABCXX器件的开关状态不同,电路实现逻辑函数也就不同101111(4)浮栅MOS管开关用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；FlotoxMOS管和快闪叠栅MOS管，采用电擦除方法。浮栅MOS管叠栅注入MOS(SIMOS)管浮栅隧道氧化层MOS(FlotoxMOS)管快闪(Flash)叠栅MOS管

当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。

当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压

，MOS管导通。a.叠栅注入MOS(SIMOS)管

25V25VGND5V5VGND

iD

VT1

VT2

vGS

浮栅无电子

O

编程前

iD

VT1

VT2

vGS

浮栅无电子

浮栅有电子

O

编程前

编程后

5V5VGND5V5VGND导通截止L=B•C连接连接断开断开连接连接断开断开1111浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A(埃)的薄绝缘层——遂道区。当遂道区的电场强度大到一定程度，使漏区与浮栅间出现导电遂道，形成电流将浮栅电荷泄放掉。遂道MOS管是用电擦除的，擦除速度快。b.浮栅隧道氧化层MOS(FlotoxMOS)管

结构特点:

1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的；

2.浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。c.快闪叠栅MOS管开关

（FlashMemory)（自学）特点：结构简单、集成度高、编程可靠、擦除快捷。3.PLD的分类PROMPLAPALGAL低密度可编程逻辑器件（LDPLD）EPLDCPLDFPGA高密度可编程逻辑器件（HDPLD）可编程逻辑器件（PLD）按集成密度划分为2、按结构特点划分简单PLD(PAL，GAL)复杂的可编程器件(CPLD):CPLD的代表芯片如：Altera的MAX系列现场可编程门阵列(FPGA)PLD中的三种与、或阵列与阵列、或阵列均可编程(PLA)与阵列固定，或阵列可编程(PROM)与阵列可编程，或阵列固定(PAL和GAL等)按PLD中的与、或阵列是否编程分4.5.2组合逻辑电路的PLD实现

例1由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。写出该电路的逻辑表达式：AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCn试写出该电路的逻辑表达式。

4.6

用VerilogHDL描述组合逻辑电路4.6.1

组合逻辑电路的门级建模4.6.2

组合逻辑电路的数据流建模4.6.3

组合逻辑电路的行为级建模4.6

用VerilogHDL描述组合逻辑电路用VerilogHDL描述组合逻辑电路有三种不同抽象级别：组合逻辑电路的门级描述、组合逻辑电路的数据流描述、组合逻辑电路的行为级描述。VerilogHDL描述的电路就是该电路的VerilogHDL模型。行为描述方式：

一般使用下述语句描述，可以对组合、时序逻辑电路建模。

1）initial语句

2）always语句数据流描述方式：

一般使用assign语句描述，主要用于对组合逻辑电路建模。门级描述：

一般使用Primitive（内部元件）、自定义的下层模块对电路描述。主要用于层次化设计中。end基本门级元件模型元件符号功能说明元件符号功能说明and多输入端的与门nand多输入端的与非门or多输入端的或门nor多输入端的或非门xor多输入端的异或门xnor多输入端的异或非门buf多输出端的缓冲器not多输出端的反相器bufif1控制信号高电平有效的三态缓冲器notif1控制信号高电平有效的三态反相器bufif0控制信号低电平有效的三态缓冲器notif0控制信号低电平有效的三态反相器多输入门多输出门三态门4.6.1组合逻辑电路的门级建模门级建模:将逻辑电路图用HDL规定的文本语言表示出来。Verilog

基本门级元件

andn-inputANDgate

nandn-inputNANDgateorn-inputORgatenorn-inputNORgate

xorn-inputexclusiveORgate

xnorn-inputexclusiveNORgate

bufn-outputbuffer notn-outputinverter bufif0tri-statebuffer; Ioenable bufif1tri-statebuffer;hienable notif0tri-stateinverter;Ioenable notif1tri-stateinverter;hienable1、多输入门只允许有一个输出，但可以有多个输入。andA1（out，in1，in2，in3）；输入2xxx1zxxx1xxx01111110zx10

输入1nand

nand真值表X-不确定状态Z-高阻态

and真值表x0zx0xx10100000zX10

输入1and输入2xxxxx调用名XX1XZXX1XX11111XX100ZX10输入1or输入2

or真值表输入2XXXXZXXXXXXX011XX100ZX10输入1xorxor真值表2、多输出门允许有多个输出，但只有一个输入。notN1（out1，out2，…，in）；xx10zx10输入buf输出

buf真值表输出xx01zx10输入notnot真值表bufB1（out1，out2，…，in）；out1inout2outN…out1inout2outN…bufif1真值表xxxzzxxxzx1/z1/z1z10/z0/z0z0zx10控制输入bufif1数据输入xxxzzxxxzx0/z0/z0z11/z1/z10zzx10控制输入notif1数据输入notif1真值表3、三态门有一个输出、一个数据输入和一个输入控制。如果输入控制信号无效，则三态门的输出为高阻态z。4、设计举例//Gate-leveldescriptionofa2-to-4-linedecodermodule_2to4decoder(A1,A0,E,Y);inputA,B,E;output[3:0]Y;wireA1not,A0not,Enot;notn1(A1not,A1),n2(A0not,A0),n3(Enot,E);

nandn4(Y[0],A1not,A0not,Enot),n5(Y[1],A1not,A0,Enot),n6(Y[2],A1,A0not,Enot),n7(Y[3],A1,A0,Enot);endmodule

试用Verilog语言的门级元件描述2线-4线译码器.说明部分功能描述例2用Verilog的门级元件进行描述由三态门构成的2选1数据选择器。//Gate-leveldescriptionofa2-to-1-linemultiplexermodule_2to1muxtri(A,B,SEL,L);inputA,B,SELoutputL;triL;bufif1(L,B,SEL);bufif0(L,A,SEL);endmodule

5、分层次的电路设计方法简介

4位全加器的层次结构框图分层次的电路设计:在电路设计中，将两个或多个模块组合起来描述电路逻辑功能的设计方法。设计方法：自顶向下和自底向上两种常用的设计方法modulehalfadder(S,C,A,B);inputA,B;outputS,C;//Instantiateprimitivegates

xor(S,A,B);and(C,A,B);endmodule//Gate-levelhierarchicaldescriptionof4-bitadder//Descriptionofhalfadder//Descriptionof1-bitfulladdermodulefulladder(S,CO,A,B,CI);inputA,B,CI;outputS,CO;wireS1,D1,D2;//内部节点信号//Instantiatethehalfadder

halfadderHA1(S1,D1,A,B);

halfadderHA2(S,D2,S1,CI);org1(CO,D2,D1);endmoduleD1S1D2//Descriptionof4-bitfulladdermodule_4bit_adder(S,C3,A,B,C_1);input[3:0]A,B;inputC_1;output[3:0]S;outputC3;wireC0,C1,C2;//内部进位信号//Instantiatethefulladder

fulladder

FA0(S[0],C0,A[0],B[0],C_1),FA1(S[1],C1,A[1],B[1],C0),FA2(S[2],C2,A[2],B[2],C1),FA3(S[3],C3,A[3],B[3],C2);endmodule

4.6.2组合逻辑电路的数据流建模数据流建模能在较高的抽象级别描述电路的逻辑功能。通过逻辑综合软件，能够自动地将数据流描述转换成为门级电路。VerilogHDL的运算符类型符号功能说明类型符号功能说明算术运算符（双目运算符）+-*/%二进制加二进制减二进制乘二进制除求模关系运算符（双目运算符）><>=<===!=大于小于大于或等于小于或等于等于不等于位运算符（双目运算符）~&|^^~或~^按位取反按位与按位或按位异或按位同或缩位运算符（单目运算符）&~&|~|^^~或~^缩位与缩位与非缩位或缩位或非缩位异或缩位同或逻辑运算符!&&||逻辑非逻辑与逻辑或移位运算符（双目运算符）>><<右移左移位运算符与缩位运算的比较