半导体集成电路6章下

半导体集成电路南京理工大学电光学院第六章CMOS基本逻辑电路CMOS逻辑门电路CMOS传输门电路CMOS传输门CMOS传输门逻辑电路CMOS双稳态触发器RS触发器D触发器CMOS多米诺逻辑CMOS施密特触发器CMOS静态逻辑门的优缺点CMOS静态逻辑门的特点是输入信号加在栅极上，输出信号由漏极输出。优点：逻辑简单明了，功耗低。缺点：随着逻辑的复杂性增加，晶体管数目成倍增加，不利于集成，而且会导致较大的电路延迟。所以需要传输门逻辑。CMOS传输门输入信号可以从栅、源、漏极输入。单纯的PMOS或NMOS传输门存在阈值电压损失，瞬态特性也不理想。将两者并联得到CMOS传输门，可以弥补以上缺点。逻辑门的设计NMOS传输门CAB基本的传输门NMOS不能够正确的传输高电平2.5V2.5V2.5V1.7V1.7V2.5V2.5V0.9V1.7V为了恢复全振幅，输出端用反向器驱动。2.5V电荷保持电路ABVdd-Vth（C：高电平）2.5002.502.52.52.51.72.502.51.72.5逻辑门的设计IV1n1p11.传输高电平节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在P1管上，P1管导通，n1的电位可以上升到VDD。2.传输低电平节点n1电位较低，当电位小于反向器IV1的逻辑阈值时，反向器输出高电平，此高电平加在P1管上，P1管截止，n1的电位保持传输来的低电平。逻辑门的设计PMOS传输门ABVthPMOS不能够正确的传输低电平ACB基本的传输门通常在传输固定的高电平时用（C：低电平）逻辑门的设计信号传输延迟时间信号传输的4种模式1.栅控制端LH,漏极H,源极LLHHLL2.栅控制端LH,漏极L,源极HLHLHH3.栅控制端H,漏极HL,

源极HLHHLHL4.栅控制端H,漏极LH,

源极LHHLHLHVDD-VTHVDD-VTH与静态逻辑门相同多数情况下漏源电压较小，传输门晶体管工作在非饱和区，可将管子看作电阻。但是，由于高电平输出只能达到VDD-VTH,因此tPLH较大。逻辑门的设计CMOS传输门及符号ABAB高电平、低电平都可以正确传输但是、电路规模增大基本的传输门传输高电平时PMOS工作，传输低电平时NMOS工作CMOS传输门的三种工作状态N管导通区：当VGN-Vin>VTN,|VGP-Vin|<|VTP|时，P管截止，N管导通，输入Vin通过N管使负载电容充电，使Vout=Vin。双管导通区：VGN-Vin>VTN,|VGP-Vin|>|VTP|时，双管导通，CL继续被充电，使Vout=Vin。P管导通区：VGN-Vin<VTN,|VGP-Vin|>|VTP|时，N管截止，而P管仍然导通，Vin经过P管继续向CL充电，使Vout=Vin。逻辑门的设计传输门逻辑传输门逻辑电路输入信号可以从栅极、源极、漏极输入使用传输门构成传输门逻辑或门通道选择电路与非门和或非门异或门和异或非门CMOS逻辑门电路CMOS传输门电路CMOS传输门CMOS传输门逻辑电路CMOS双稳态触发器RS触发器D触发器CMOS多米诺逻辑CMOS施密特触发器

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：

下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。双稳态触发器特点：

1.有两个稳定状态“0”态和“1”态；

2.能根据输入信号将触发器置成“0”或“1”态；

3.输入信号消失后，被置成的“0”或“1”态能保存下来，即具有记忆功能。双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。与非门CMOSRS

触发器RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)&QQG1&G2SDRD两互补输出端工作原理两输入端正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。反馈线触发器输出与输入的逻辑关系1001设触发器原态为“1”态。翻转为“0”态(1)SD=1，RD=01010&QQG1&G2SDRD设原态为“0”态1001110触发器保持“0”态不变复位0结论:不论触发器原来为何种状态，当SD=1，

RD=0时，

将使触发器置“0”或称为复位。&QQG1&G2SDRD01设原态为“0”态011100翻转为“1”态(2)SD=0，RD=1&QQG1&G2SDRD设原态为“1”态0110001触发器保持“1”态不变置位1结论:不论触发器原来为何种状态，当SD=0，

RD=1时，

将使触发器置“1”或称为置位。&QQG1&G2SDRD11设原态为“0”态010011保持为“0”态(3)SD=1，RD=1&QQG1&G2SDRD设原态为“1”态1110001触发器保持“1”态不变1当SD=1，

RD=1时，触发器保持原来的状态，

即触发器具有保持、记忆功能。&QQG1&G2SDRD&QQG1&G2SDRD110011111110若G1先翻转，则触发器为“0”态“1”态(4)SD=0，RD=0

当信号SD=RD

=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。10若先翻转与非门CMOSR－S

触发器状态表逻辑符号RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不变保持00同时变1后不确定功能低电平有效或非门组成的CMOSRS触发器逻辑电路、符号与功能表CMOS逻辑门电路CMOS传输门电路CMOS传输门CMOS传输门逻辑电路CMOS双稳态触发器RS触发器D触发器CMOS多米诺逻辑CMOS施密特触发器D触发器的功能也称延迟（Delay）触发器，用于将信号一直延迟到出现时钟信号，这时，输入信号才传输至Ｑ端。逻辑图与功能表D型主从触发器主要用于分频器、计数器和寄存器。基于主从CMOSD触发器的4分频器电路。DEF为D触发器单元，CLR为清零信号，SET为置位信号。CMOS逻辑门电路CMOS传输门电路CMOS传输门CMOS传输门逻辑电路CMOS双稳态触发器RS触发器D触发器CMOS多米诺逻辑CMOS施密特触发器基本动态CMOS门由一个N型逻辑块组成，该逻辑块的输出节点由一个PMOS管预充电到VDD，然后再由一个与VSS相联的NMOS管有条件的放电。优点：需要元件少，电源与地之间不存在直流通路；与器件尺寸无关，设计时可采用最小尺寸，面积小。每个输入端只与一个NMOS管栅极相连，输入电容减小至少一半。缺点：所有输入只能在预充电阶段变化，在求值阶段必须保持稳定。电荷的再分布效应会损害输出节点的电压值。加入静态反相器的动态逻辑极连

(多米诺逻辑)预充电阶段，所有MOS管截止。求值时，级联的一组逻辑块，每一级求值并引起下一级求值，就像一行多米诺骨牌。进一步改进的多米诺CMOS逻辑省去缓冲器，级联的各逻辑块交替由P型管和N型管构成。CMOS逻辑门电路CMOS传输门电路CMOS传输门CMOS传输门逻辑电路CMOS双稳态触发器RS触发器D触发器CMOS多米诺逻辑CMOS施密特触发器CMOS施密特触发器电路正阈值电压、负阈值电压、窗口电压。整形过程假设P管和N管阈值电压为-1.0与1.0V，电源电压5V。Vin=0V,M1,M2导通，Vx=Vy=5V.Vin=1V，M5导通，M4截止，Vx=5VVin=2V,M4截止，M6深饱和，V