计算机组成原理第四章

计算机组成原理任课教师：石磊郑州大学信息工程学院计算机系Email:shilei@Tel:136769868632/6/20231第一章概述第二章计算机中的数据表示第三章运算方法和运算器第四章存储器及存储系统第五章指令系统

第六章中央处理器

第七章系统总线第八章输入输出系统第九章计算机外部设备

第十章计算机系统结构目录2第4章存储器及存储系统计算机组成原理清华大学出版社教学目标教学重点教学过程2/6/20233教学目标掌握存储器分类及分级结构掌握半导体存储器芯片基本工作原理掌握提高存储器性能的主要方法2/6/20234教学重点半导体存储器芯片基本工作原理存储器与中央处理器的连接方法提高存储器性能的主要方法2/6/20235教学过程4.1存储器概述4.2主存储器4.3半导体存储器芯片4.4主存储器组织4.5存储保护2/6/202364.1存储器概述（1/3）

存储器的两大功能：1、存储（写入Write）2、取出（读出Read）三项基本要求：1、大容量 2、高速度3、低成本2/6/202374.1存储器概述（2/3）概念1、基本存储单元：存储一位（bit）二进制代码的存储元件称为基本存储单元（或存储元）2、存储单元：主存中最小可编址的单位，是CPU对主存可访问操作的最小单位。3、存储体：多个存储单元按一定规则组成一个整体。4、存储器分辩率：指存储器能被区分、识别与操作的精细程度。2/6/202384.1存储器概述（3/3）存储器的特性：1、存储器是计算机中信息存储的核心。 程序存储功能由存储器来承担。2、内存是CPU与外界进行数据交换的窗口，CPU所执行的程序和所涉及的数据都由内存直接提供。CPU可以对内存进行直接都操作和写操作。3、外存可以保存大量的程序和数据。2/6/202394.1.1存储器的分类1.按构成存储器的器件和存储介质分类2.按存取方式分类3.按在计算机中的作用分类4.按信息的可保护性分类5.按信息读出后存储单元是否稳定分类6.按接口形式分类2/6/2023104.1.2存储器的分级结构如图4-2所示的存储系统，它有如下特点：①在存储器体系结构中，各层之间的信息调度由辅助硬件或软件直接完成。②存储体系结构能发挥整个存储系统的最大效能，有最佳的性能价格比。③工作原理：CPU首先访问Cache，如果Cache中没有，则存储系统通过辅助硬件，到主存储器中去找；如果主存没有CPU要访问的内容，则存储系统通过辅助硬件或软件，到辅存中去找。然后把找到的数据逐级上调。CPUCPU主存主存辅存辅存辅助软硬件Cache辅助硬件辅助硬，软件（a）两级存储器层次结构（b）三级存储器层次结构图4-2存储器层次结构2/6/2023114.2主存储器存储器的性能指标是对存储器的主要要求，也是对存储器进行设计、使用和提高时的主要依据，存储器性能指标也称为存储器参数。2/6/2023124.2.1主存储器技术指标（1/6）1．存储容量：（1）存储容量是指一个功能完备的存储器所能容纳的二进制信息总量，即可存储多少位二进制信息代码。（2）存储容量＝存储字数×字长（3）要求：大容量。2/6/2023134.2.1主存储器技术指标（2/6）2．存储器速度（1）存储器取数时间（MemoryAccessTime） 从存储器读出／写入一个存储单元信息或从存储器读出／写入一次信息（信息可能是一个字节或一个字）所需要的平均时间，称为存储器的取数时间／存数时间,记为tA，也称为取数时间，tA对随机存储器一般是指：从中央处理器ＣＰＵ的地址寄存器门输出端发出读数请求时起，到所要求的读出信息出现在存储器输出端为止，这期间所需要化费的时间值。2/6/2023144.2.1主存储器技术指标（3/6）2．存储器速度（2）存储器存取周期（MemoryCycleTime） 存储器进行一次完整的读写操作所需要的全部时间，称为存取周期。或具体地说，存取周期是启动两个独立的存储器操作（如两个连续的读操作）之间所需要的最小时间间隔，用tM表示。 tM=tA+复原时间： 破坏性读出方式：tM＝2tA。 非破坏性读出：tM=tA+稳定时间2/6/2023154.2.1主存储器技术指标（4/6）3．数据传输率 单位时间可写入存储器或从存储器取出的信息的最大数量，称为数据传输率或称为存储器传输带宽bM。bM=W／tM 其中，存储周期的倒数1／tM是单位时间（每秒）内能读写存储器的最大次数。W表示存储器一次读取数据的宽度，即位数，也就是存储器传送数据的宽度。2/6/2023164.2.1主存储器技术指标（5/6）4．可靠性 存储器的可靠行是指在规定时间内存储器无故障的情况，一般用平均无故障时间MTBF来衡量。 为提高存储器的可靠性，必须对存储器中存在的特殊问题，采取适当的方法。（1）对于破坏性读出的存储器：设立缓冲寄存器（2）断电后信息会丢失：备用电源的方法或采用中断的技术转储（3）动态存储：定期刷新2/6/2023174.2.1主存储器技术指标（6/6）5．价格 又称成本，它是衡量经济性能的重要指标。设Ｃ是存储容量为Ｓ位的整个存储器以元计算的价格，可定义存储器成本c为：c＝（C／S）元／位. 衡量存储器性能还有一些其它性能指标，如体积、功耗、重量、使用环境等。2/6/2023184.2.2主存储器基本组成①贮存信息的存储体。②信息的寻址机构，即读出和写入信息的地址选择机构。这包括：地址寄存器（MAR）和地址译码器。③存储器数据寄存器MDR。④写入信息所需的能源，即写入线路、写驱动器等。⑤读出所需的能源和读出放大器，即读出线路、读驱动器和读出放大器。⑥存储器控制部件。无论是读或写操作，都需要由一系列明确规定的连续操作步序来完成，这就需要主存时序线路、时钟脉冲线路、读逻辑控制线路，写或重写逻辑控制线路以及动态存储器的定时刷新线路等，这些线路总称为存储器控制部件。2/6/2023194.2.2主存储器基本组成地址码地址寄存器MAR地址译码器存储体存储器数据寄存器MDR图4-3主存储器原理框图读命令写命令2/6/2023204.2.3主存储器基本操作存储器的基本操作：读操作写操作

2/6/2023214.3半导体存储器芯片一、分类：按使用器件，半导体存储器分双极型半导体存储器（TTL）和MOS半导体存储器两种（1）TTL：存储速度高，集成度低，价格高，主要用于小容量的高速存储器（2）MOS：主要用于大容量存储器。根据存储信息机构的原理不同，又分为静态MOS存储器（SRAM)和动态MOS存储器（DRAM)，前者利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，后者利用MOS电容存储电荷来保存信息，使用时，需不断给电容充电才能使信息保持。二、半导体存储器的主要优点是存储速度快，存储体积小，可靠性高；主要缺点是断电时，读写存储器不能保存信息。2/6/2023224.3.1静态MOS存储器基本存储元6管静态MOS存储元8管静态MOS存储元6管双向选择MOS存储元RAM结构与地址译码字结构或单译码方式位结构或双译码方式字段结构2/6/2023234.3.1静态MOS存储器（1/13）基本存储元—6管静态MOS存储元A、电路图：图4-4由两个MOS反相器交叉耦合而成的双稳态触发器。BAT2T5T4T0T1T3BS0VBS1读/写“0”读/写“1”位/读出线位/读出线字线图4-46管MOS存储电路2/6/2023244.3.1静态MOS存储器（2/13）基本存储元—6管静态MOS存储元B、存储元的工作原理①写操作。在字线上加一个正电压的字脉冲，使T2、T3管导通。若要写“0”，无论该位存储元电路原存何种状态，只需使写“0”的位线BS0电压降为地电位（加负电压的位脉冲），经导通的Ｔ2管，迫使节点Ａ的电位等于地电位，就能使Ｔ1管截止而Ｔ0管导通。写入1，只需使写1的位线BS1降为地电位，经导通的T3管传给节点Ｂ，迫使T0管截止而T1管导通。 写入过程是字线上的字脉冲和位线上的位脉冲相重合的操作过程。2/6/2023254.3.1静态MOS存储器（3/13）基本存储元—6管静态MOS存储元B、存储元的工作原理②读操作。 只需字线上加高电位的字脉冲，使T2、T3管导通，把节点A、B分别连到位线。若该位存储电路原存“0”，节点Ａ是低电位，经一外加负载而接在位线ＢＳ0上的外加电源，就会产生一个流入BS0线的小电流（流向节点Ａ经T0导通管入地）。“0”位线上BS0就从平时的高电位Ｖ下降一个很小的电压，经差动放大器检测出“０”信号。 若该位原存“1”，就会在“1”位线BS1中流入电流，在BS1位线上产生电压降，经差动放大器检测出读“1”信号。 读出过程中，位线变成了读出线。读取信息不影响触发器原来状态，故读出是非破坏性的读出。③若字线不加正脉冲，说明此存储元没有选中，T2，T3管截止，A、B结点与位／读出线隔离，存储元存储并保存原存信息。2/6/2023264.3.1静态MOS存储器（4/13）基本存储元—8管静态MOS存储元A、目的：地址的双重译码选择，字线分为X选择线与Y选择线B、实现：需要在６管MOS存储元的A、B节点与位线上再加一对地址选择控制管T7、T8，形成了8管MOS存储元。基本存储元—6管双向选择MOS存储元 8管MOS存储元改进：在纵向一列上的6管存储元共用一对Y选择控制管T6、T7，这样存储体管子增加不多，但仍是双向地址译码选择，因为对Ｙ选择线选中的一列只是一对控制管接通，只有X选择线也被选中，该位才被重合选中。2/6/2023274.3.1静态MOS存储器（5/13）T5T7T3T2T0T1T8T6BS0VBS1读/写“0”读/写“1”位/读出线位/读出线Y选择线X选择线图4-58管MOS存储电路读/写“0”BAT2T5T4T0T1I/OI/OT7T6T3BS0VBS1读/写“1”位/读出线位/读出线Y选择线X选择线图4-66管双向选择MOS存储电路2/6/2023284.3.1静态MOS存储器（6/13）RAM结构与地址译码—字结构或单译码方式（1）结构：(A)存储容量Ｍ=Ｗ行×b列；(B)阵列的每一行对应一个字，有一根公用的字选择线Ｗ；(C)每一列对应字线中的一位，有两根公用的位线BS0与BS1。(D)存储器的地址不分组，只用一组地址译码器。（2）字结构是2度存储器：只需使用具有两个功能端的基本存储电路：字线和位线（3）优点：结构简单，速度快：适用于小容量M（4）缺点：外围电路多、成本昂贵，结构不合理结构。2/6/2023294.3.1静态MOS存储器（7/13）地址写选通b7读出写入读选通A3A2A1A0字线W15W1W0BS1BS0图4-7字结构或单译码方式的RAM16选1地址译码器FFFFFFFFFFFFFFFFFF读写电路读写电路读写电路……：：b1读出写入b0读出写入2/6/2023304.3.1静态MOS存储器（8/13）RAM结构与地址译码—位结构或双译码方式（1）

结构：(A)容量：N（字）×b（位）的RAM，把每个字的同一位组织在一个存储片上，每片是N×1；再把b片并列连接，组成一个N×b的存储体，就构成一个位结构的存储器。(B)在每一个N×1存储片中，字数Ｎ被当作基本存储电路的个数。若把N＝２n个基本存储电路排列成Nx行与Ny列的存储阵列，把CPU送来的n位选择地址按行和列两个方向划分成nx

和ny

两组，经行和列方向译码器，分别选择驱动行线Ｘ与列线Ｙ。

(C)采用双译码结构，可以减少选择线的数目。（2）三度存储器：三个功能端（3）优：驱动电路节省，结构合理，适用于大容量存储器。2/6/2023314.3.1静态MOS存储器（9/13）Y1Y64X64X1A5A4A3A2A1A0图4-8位结构双译码方式的RAMX地址译码64,164,641,641,1I/OY地址译码A6A7A8A9A10A112/6/2023324.3.1静态MOS存储器（10/13）RAM结构与地址译码—字段结构（1）结构：(A)存储容量W（字）×B（位），W>>b：分段Wp（=W／S）×Sb(B)字线分为两维结构：（C）位线有Sb对（D）双地址译码器（2）三度结构（3）优：对字结构存储器的改进与提高，结构合理，适用于大容量存储器。2/6/2023334.3.1静态MOS存储器（11/13）Sb对位/读出线An-1An1An1-1A1A0图4-9字段结构RAM段译码器，从2n2=S段中取1（共n2位〕行译码器共n1

位列I/O电路

存储阵列Wp×Sbb位b位……段1段2段Sb根数据线读/写控制线2/6/2023344.3.1静态MOS存储器（12/13）用静态MOS存储片组成RAM位扩展法：例如：用8Ｋ×１的RAM存储芯片，组成8K×8位的存储器，按8位＝m×1的关系来确定位扩展所需要的芯片数。共需8片，每一芯片的数据线分别接到数据总线的相应位。字扩展法：字扩展：字向扩展而位数不变，将芯片的地址线、数据线、读写控制线并联，而由片选信号来区分各片地址。例如：用16k×8位的芯片采用字扩展法组成64k×8位的存储器：4个芯片。地址分配：地址总线低位地址A0－A13与各芯片的14位地址端相连，而高两位的地址A14、A15经2：4译码器和4个芯片的片选端CE相连。2/6/2023354.3.1静态MOS存储器（13/13）用静态MOS存储片组成RAM字位同时扩展法：一个存储器的容量假定为M×N位，若使用l×k位的芯片（l＜M,k＜N）需要在字向和位向同时进行扩展。此时共需要（M／l）×（N／k）个存储器芯片。其中，M／l表示把M×N的空间分成（M／l）个部分（称为页或区），每页（N／k）个芯片。地址分配：（A）用log2l位表示低位地址：用来选择访问页内的l个字（B）

用log2（M／l）位表示高位地址：用来经片选译码器产生片选信号。2/6/2023364.3.2动态MOS存储器（1/11）4管动态M0S存储元电路 在6管静态存储元电路中，信息是存于T0，T1管的栅极电容上，由负载管T4，T5经外电源给T0，T1管栅极电容不断地进行充电以补充电容电荷。维持原有信息所需要的电荷量。 由于MOS的栅极电阻很高，栅极电容经栅漏（或栅源）极间的泄漏电流很小，在一定的时间内（如2ms），存储的信息电荷可以维持住。为了减少管子以提高集成度。可以去掉补充电荷的负载管和电源，变成4管动态存储元：2/6/2023374.3.2动态MOS存储器（2/11）预充预充VDCDCDVSVSVDDBT3C1C0T1T0T2ADBS1BS0字线选择图4-114管动态存储电路2/6/2023384.3.2动态MOS存储器（3/11）4管动态M0S存储元电路①写入操作：当写入时，字选择线加入高电平，打开T2、T3控制管，将BS0，BS1上的信息存储在T0、T1管的栅极电容上。当T2、T3管截止时，靠T0、T1管栅极电容的存储作用，在一定时间内，（如2ms）可以保留所写入的信息。②读出操作：当读出时，先给出预充信号，于是电源就向位线的寄生电容CD充电，使它们都达到电源电压（CD＝VD），当字选择线使T2、T3管导通时，存储的信息通过A、B端向位线输出。若原存信息为1，则电容C1上存有电荷，T1管导通而T0管截止，因此，位线BS1的预充电荷经T1管泄漏，位线BS1有读出电流流过。经读出放大电路鉴别输出。与此同时，BS0上的预充电荷CD可以通过A点向C1进行充电。故读出过程也是刷新过程。③再生操作：“再生”或“刷新”。由于4管存储元的信息电荷有泄漏，电荷数不象6管存储元电路由电源经负载管源源不断地补充，时间一长就会丢失信息。必须设法在外界按一定规律不断给栅极进行充电，按需要补足栅极的信息电荷。2/6/2023394.3.2动态MOS存储器（4/11）4管动态M0S存储元电路刷新过程：在字选择线上加一个脉冲就能实现自动刷新。显然，只要定时给全部存储元电路执行一遍读操作，而信息不向外输出，那么就可以实现动态存储器的再生或刷新。2/6/2023404.3.2动态MOS存储器（5/11）3管MOS动态存储元电路： 由于4管MOS的动态存储元电路T0、T1管的状态总是相反的，因此完全可以只用一个MOS管（如T1）的状态，截止或导通来表示0或1，这样就可以变成3管动态MOS存储元电路以进一步提高集成度。

2/6/2023414.3.2动态MOS存储器（6/11）C1VSCDVDT2T1T3预充T4读数据线数据输出刷新控制写数据线写入选择线读出选择线图4-123管动态存储电路2/6/2023424.3.2动态MOS存储器（7/11）3管MOS动态存储元电路的工作原理：①写入操作：当写选择线为1，打开T2管，欲写入的信息经写数据线送入，通过T2管存到T1管的栅极电容C1上。如写数据线为1，则对C1进行充电；如写数据线为0，则C1放电。②读出操作：首先预充电脉冲使T4管导通，电源先对读出数据线上的寄生电容CD进行充电（升高VD），当读出选择线为1时，T3管导通，若原存信息为1，T1导通，则CD经T3、T1管进行放电，（注意：不是C1放电）。读数据线上有读出电流，线电位有ΔV降落；若原存信息为0，Ｔ1截止，则CD不放电，读数据线上无电流、无电压降。可用读出数据线上有或无读出电流或线电位低或高来判别读出信息１或０。当C1上充有电荷，存储１信息，而读数据线电位却变低是反向的，故需经倒相放大器后才是正确的数据输出。③刷新操作：按一定周期地进行读出操作，但不向外输出。读出信息经刷新控制信号控制的倒相放大器送到写数据线，经导通的Ｔ2管就可周期性地给C1补充电荷。2/6/2023434.3.2动态MOS存储器（8/11）单管动态存储元： 为了进一步缩小存储器体积，提高集成度，在大容量动态存储器中都采用单管动态存储元电路。如图6.20存储元由T1和CS构成。 写入时，字选择线加高电平，使T1管导通，写入信息由数据线D（位线）存入电容CS中。 读出时，首先要对数据线上的分布电容CD预充电，再加入字脉冲，使Ｔ1管导通，CS与CD上电荷重新分配以达到平衡。根据动态平衡的电荷数多少来判断原存信息是０或１，因此，每次读出后，存储内容就被破坏。是破坏性读出，必须采取措施，以便再生原存信息。 动态MOS随机存储芯片的组成大体与静态MOS随机芯片相似，由存储体和外围电路组成，但外围电路由于再生操作要复杂得多。2/6/2023444.3.2动态MOS存储器（9/11）DCDCST1数据线字选择线图4-13单管动态存储电路2/6/2023454.3.2动态ＭＯＳ存储器（10/11）动态MOS存储器的刷新：（1）刷新：对动态存储器要每隔一定时间（通常是2ms）给全部基本存储元的存储电容补充一次电荷，称为RAM的刷新，2ms是刷新间隔时间。（2）常用的刷新方式有两种：①集中式刷新（BurstRefresh）： 集中式刷新指在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行进行逐一再生，在此期间停止对存储器的读写操作。 例如，一个存储器有1024行，系统工作周期为200ns，RAM刷新周期为2ms，这样，在每个刷新周期内共有10000个工作周期，其中用于再生的为1024个工作周期，用于读写操作的共有8976个工作周期。 集中式刷新的缺点是期间不能访问存储器，所以这种刷新方式多适用于高速存储器。2/6/2023464.3.2动态MOS存储器（11/11）动态MOS存储器的刷新：②分布式刷新（DistributedRefresh）有两种方法：（I）把对每一行的再生分散到各个工作周期中去。这样，一个存储器的系统工作周期分为两部分：前半部分用于正常读、写或保持，后半部分用于再生某一行。系统工作周期增加到400ns，每1024个系统工作周期可把整个存储器刷新一遍。可以看出，整个存储器的刷新周期缩短，它不是2ms，而是409.6s。但由于它的系统工作周期为读、写所需周期的一倍，因此，使存储器不能高速工作，在实际应用时要加以改进。（II）为了提高存储器工作效率，经常采取在2ms时间内分散地将1024行刷新一遍的方法，具体做法是将刷新周期除以行数，得到两次刷新操作之间的时间间隔t，利用逻辑电路每隔时间t产生一次刷新请求。2/6/2023474.3.3半导体只读存储器1.只读存储器（1）掩模ROM（2）PROM（3）EPROM2.闪速存储器（1）闪速存储器的特点（2）闪速存储器的技术分类（3）闪速存储器的性能（4）闪速存储器与CPU的连接2/6/2023484.4主存储器组织存储器芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距，所以要在字向和位向两方面进行扩充，才能满足实际存储器的容量要求。中央处理器对存储器进行读写操作时，首先由地址总线给出地址信号，然后要发出有关进行读操作或写操作的控制信号，最后在数据总线上进行信息交换，因此，存储器同CPU处理器连接时，要完成：①地址线的连接②数据线的连接③控制线的连接。2/6/2023494.4.1存储器与中央处理器的连接1.位扩展2.字扩展3.字位扩展2/6/2023504.4.1存储器与中央处理器的连接图4-16位扩展组成的8KRAM87654328k×1

中央处理器CPU

D0:

D72/6/2023514.4.1存储器与中央处理器的连接

A15A14CPU

A0A13

WE

D0－D7

2：4译码器

CE16K×8WE

CE16K×8WE

CE16K×8WE

CE16K×8WE图4-17字扩展法组成64KRAM.…..2/6/2023524.4.2高速缓冲存储器（1/11）Cache概念：①CPU与主存储器之间的一种高速缓冲装置②Cache-主存层次结构：由硬件变换地址和控制调度。Cache的特点：①位于CPU与主存之间，是存储器层次结构中级别最高的一级；②容量比主存小，目前一般有数KB到数MB；③速度比主存快5－10倍,通常由存储速度高的双极型三极管或SRAM组成；④其容量是主存的部分副本；⑤其用途可用来存放指令，也可用来存放数据；⑥快存的功能全部由硬件实现，并对程序员透明。Cache的基本组成Cache存储器Cache控制器地址变换逻辑替换逻辑组成。2/6/2023534.4.2高速缓冲存储器（2/11）Cache的工作原理1、Cache以块为单位进行操作2、当CPU发出访内操作请求后，首先由Cache控制器判断当前请求的字是否在Cache中，若在，叫命中，否则，不命中3、

若命中：若是“读”请求，则直接对Cache读，与主存无关若是“写”请求：Cache单元与主存单元同时写（Writethrough写）只更新Cache单元并加标记，移出时修改主存（写回Copyback）只写入主存，并在Cache中加标记，下次从MM读出，保证正确。4、未命中时：若是“读”请求，则从主存读出所需字送CPU，且把含该字的一块送Cache，称“装入通过”，若Cache已满，置换算法；若是“写”请求，直接写入主存。2/6/2023544.4.2高速缓冲存储器（3/11）Cache替换算法替换算法的目标是使Cache获得最高的命中率，就是让Cache中总是保持着使用频率高的数据，从而使CPU访问Cache的成功率最高,其算法如下：①先进先出法（FIFO），替换最早进入Cache中的信息块，由于只考虑了历史情况，没有反映信息的使用情况，所以命中率不高。其原因是最先进来的信息块可能是经常用的块，反而被替换掉了。②近期最少使用算法（LRU），替换近期使用最少的信息块。这就要求随时记录Cache中各块的使用情况，以便确定哪个字块是最近期最少使用的。由于近期使用少，未必是将来使用最少的，所以，这种算法的命中率比FIFO有所提高，但并不最理想。③优化替换算法（OPT）。这是一种理想算法，但实现起来难度大。因此，只作为衡量其它算法的标准，这种算法需让程序运行两次，第一次分析地址流，第二次才真正运行程序。2/6/2023554.4.2高速缓冲存储器（4/11）Cache存储器的地址映象1、概念（1）地址映象：为了把信息放到Cache中，必须应用某种函数把主存地址映象到Cache中定位，称作地址映象。（2）地址变换：在信息按这种映象关系装入Cache后，执行程序时，应将主存地址变换成Cache地址。这个变换过程叫作地址变换。地址映象和变换是密切相关的。2、Cache的地址映象方式有：直接映象全相联映象组相联映象2/6/2023564.4.2高速缓冲存储器（5/11）直接映象：假设主存空间被分为2m个页，其页号分别为0、1、...i...2m-1,每页大小为2b个字，Cache存储空间被分为2c个页(页号为0、1、...j...2c-1）,每页大小同样为2b个字，(c<m)（A）直接映象函数定义：j=imod2c

其中j是Cache的页面号，i是主存的页面号。显然，主存的第0页、2c页、2c+1...只能映象到Cache的第0块（共2t个页）。主存的第1页，第2c＋1页，...(共2t个页）只能映象到Cache的第1页...其中，图中的主存页面标记（t位）用来表明主存对应同一Cache页面的2t个页面中，究竟是哪一个页面存放到Cache中。（B）主存地址：最后b位是页内地址，中间c位是Cache的页面地址，高t(=m-c)位是主存的页面标记，用来标明主存的2t个页面中究竟哪个页面已在Cache中。2/6/2023574.4.2高速缓冲存储器（6/11）主存贮器b位c位t位t位m位图4-22页面地址的直接映像方式页号0页号1页号2c－1页号2c页号2c＋1页号2c+1－1页号2c+1页号2m－1页号0页号1

页号2c－1标记标记标记主存页面标记cache页面地址页内地址Cache存贮器主存地址2/6/2023584.4.2高速缓冲存储器（7/11）直接映象：（C）工作过程：地址变换部件在收到CPU送来的主存地址后，只需根据中间c位字段找到Cache存储器页面号，然后检查标记是否与主存地址高t位相符合，如果符合，则可根据页号地址和低b位地址访问Cache，如果不符合，就要从主存读入新的页面来替换旧的页面，同时修改Cache标记。（D）优点：简单； 缺点：不灵活，命中率低。2/6/2023594.4.2高速缓冲存储器（8/11）全相联映象方式（1）主存中的每一页面可以映象到Cache中的任何一个页面位置上，也允许采用任何替换算法从被占满的Cache中替换掉任何一个旧页面。（2）主存地址（3）优点：灵活（4）缺点访问速度太慢，这是因为要与所有标记全部比较一遍，才能确定是否命中；成本太高2/6/2023604.4.2高速缓冲存储器（9/11）页号0页号1页号i页号2m－1标记页号0标记页号1标记2c－1主存页面标记页内地址图4-23全相联映像方式b位m=t+c位m=t+c位Cache存贮器主存主存地址2/6/2023614.4.2高速缓冲存储器（10/11）组相联映象方式（A）将Cache分为2n个组，每组包含2r个页面，Cache共有2c=2n+r个页面。其映象关系为：j=(imod2n)×2r＋k(0≤k≤2r-1)例，设n=3位，r=1位，考虑主存字块15可映象到Cache的哪一个字块中。根据公式，可得：j=(imod2n)×2r＋k=(15mod23)×21＋k=7×2+k=14+k又因为0≤k≤2r-1=1，所以：k=0或1代如后得j=14（k=0）或15（k=1）。所以主存模块15可映象到Cache字块14或15。在第7组。（B）主存地址（C）

组间是直接映象，组内是全相联映象。小结：上述三种映象技术有一定的内在联系：当r＝0时，就是直接映象；当r＝c时，就是全相联映象。2/6/2023624.4.2高速缓冲存储器（11/11）0页1页2c－r－12c－r2c－r＋12c－r＋1－12c－r＋12m－1标记0页标记1页标记2页标记3页

标记2c－2标记2c－1主存字块标记组地址页内地址图4-24页面地址的组相联映像c=n＋r2c－r－1组1组0组Cache（r=1）t＋rb位n位t+r位主存主存地址2/6/2023634.4.3多体交叉存储器（1/4）方案一：顺序方式(a)主存地址被分成高n位和低m位，高位（n）表示模块号，低位（m位）表示块内地址；(b)在一个模块内，程序是从低位地址连续存放；(c)对连续单元存取，一般仅对一个模块操作(d)特点：多模块并行工作易扩充容量故障局部性。2/6/2023644.4.3多体交叉存储器（2/4）数据总线

模块i

模块2n-1

模块0模块号块内地址MARm位n位图4-26并行多模块存储器结构框图............2/6/2023654.4.3多体交叉存储器（3/4）方案二：交叉方式(a)主存地址被分成高n位和低m位，低位（m位）表示模块号，高位（n）表示块内地址；(b)各模块间采用多模块交叉编址；(c)对连续单元存取，则多个模块并行工作(d)特点：多模块并行工作，速度快不易扩展故障全局性。2/6/2023664.4.3多体交叉存储器（4/4）

模块i

模块2n-1

模块0块内行地址模块号MARn位m位图4-27多模块交叉存取存储器结构框图............数据总线2/6/2023674.4.4虚拟存储器（1/13）虚拟存储器与一般的主存--辅存系统的本质区别：（1）虚拟存储器允许人们使用比主存容量大得多的地址空间来访问主存，非虚拟存储器最多只允许人们使用主存的整个空间，一般只允许使用操作系统分配的主存中的某一部分空间。（2）虚拟存储器每次访问主存时必须进行虚、实变换，而非虚拟存储器系统则不必变换。虚拟存储器与Cache比较：（1）主存/Cache的访问“时间比”较小，典型的为10:1，每次传送的页较小；辅存/主存的访问“时间比”较大，典型的为100:1—1000:1，每次传送的页较大；（2）Cache未命中其间，处理器不改变任务，仍被等待从内存取数的进程占用；2/6/2023684.4.4虚拟存储器（2/13）虚似存储器的功能与特点①虚拟存储器是“主存－外存”层次；②使计算机的存取容量达到辅存的容量；③使计算机存储速度接近主存的速度；④使计算机整个存储系统的成本接近辅存的成本。主存外存层次的基本信息传送单位可采用三种不同的方案：段、页或段页，这就形成了页式虚拟存储器段式虚拟存储器段页式虚拟存储器。2/6/2023694.4.4虚拟存储器（3/13）1、页式虚拟存储器概念 以页为信息传送单位的虚拟存储器，即在这种虚拟存储器中，不论是虚拟空间，还是主存空间都被分成大小相等的页，称为页面。（A）逻辑页：虚存空间，虚拟地址分为两个字段：高位字段为逻辑页号，低位字段为页内行地址；（B）物理页：主存空间，实存地址也分为两个字段：高位字段为物理页号，低位字段为页内行地址 页面大小都是相等的，所以页内行地址(位数)是相等的。2/6/2023704.4.4虚拟存储器（4/13）1、页式虚拟存储器页表页表是记录虚页与实页对照关系的表，从虚存地址到主存实地址的变换就是由存放在主存的页表来实现的，在页表中，对应每一个虚存逻辑页号有一个表目，表目内容至少要包含该逻辑页所在的主存页面地址(物理页号)，用它作为主存地址的高字段，与虚存地址的页内行地址字段相拼接，就产生了完整的实主存地址，据此访问主存.2/6/2023714.4.4虚拟存储器（5/13）1、页式虚拟存储器工作原理

一般方法（A）CPU提供虚地址：逻辑地址+页内地址（B）访问页表：页表基址寄存器+逻辑页号（C）查表。若页面命中：主存地址：物理页号+页内地址若未命中：启动I/O系统，从外存调入主存。改进快表+慢表方法：快表由硬件组成，只是慢表的小副本。查表时，由逻辑页号同时去查快表和慢表，当在快表中有此逻辑页号时，就能很快地把找到的对应的物理页号送入主存地址寄存器，并使慢表的查找作废。如果在快表中查不到，那就要多一个访问主存的时间查慢表，从中查到物理页号送入实存地址寄存器，同时，将此逻辑页号和对应的物理页号送入快表，替换快表中应该移掉的内容。优点：管理方便，空间利用率高缺点：页的处理，保护，共享等不方便。2/6/2023724.4.4虚拟存储器（6/13）页表基地址页表基址寄存器逻辑页号（虚页号）页内行地址CPU提供的虚存地址控制位实页号物理页号页内行地址图4-30页式虚拟存贮器的虚－实地址变换页表（在主存中）实存地址2/6/2023734.4.4虚拟存储器（7/13）2、段式虚拟存储器段式虚拟存储器是以程序的逻辑结构所形成的段(如过程，子程度等)作为主存空间分配单位的虚拟存储管理方式，由于各段的长度因程序而异，虚拟地址由段号和段内地址组成。为了把虚拟地址变换成实存地址，需要一个段表，段表是表示虚段(程序的逻辑结构)与实段(主存中所存放的位置)之间关系的对照表，段表也是一个段，每一段驻留在主存中，也可存放在外存中，需要时再调入主存。

虚存地址：段号+段内地址地址变换2/6/2023744.4.4虚拟存储器（8/13）2、段式虚拟存储器段式虚拟存储器的优缺点：（1）优点：段的界线分明，就是程序的自然分界。段易于编译、管理、修改和保护。便于多道程序共享。某些类似的段(如堆栈，队例)具有可变长度，允许自由调度，以便有效利用主存空间。（2）缺点：由于段的长度各不相同，段的起点和终点不定，给主存空间分配带来麻烦。容易在段间留下许多空余的零碎主存空间，不好利用，造成浪费。2/6/2023754.4.4虚拟存储器（9/13）虚存地址段段内地址段表基地址段表基地址寄存器段长装入位段起点1320段号主存地址实地址图4-33段式虚拟存贮器的地址变换段表（在主存中）2/6/2023764.4.4虚拟存储器（10/13）3、段页式虚拟存储器段页式虚拟存储器是段式虚拟存储器和页式虚拟存储器的结合。在这种方式中，把程序按逻辑单位分段以后，再把段分成固定大小的页。程序在主存的调入调出操作是按页面为单位进行的，但又可以按段实现共享和保护。可兼顾页式和段式的优点，其缺点是在地址变换过程中需要多次查表。地址变换 在段页式虚拟存储器中，每道程序是通过一个段表和一组页表进行定位的。段表中的每一个表目对应一个段